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参数资料
型号： TMS320DM365ZCE30
厂商： Texas Instruments
文件页数： 42/210页
文件大小： 0K
描述： IC DIGITAL MEDIA SOC 338NFBGA
标准包装： 160
系列： TMS320DM3x, DaVinci™
类型： 数字媒体片内系统（DMSoC）
接口： EBI/EMI，以太网，I²C，McBSP，SPI，UART，USB
时钟速率： 300MHz
非易失内存： ROM（16 kB）
芯片上RAM： 56kB
电压 - 输入/输出： 1.8V，3.3V
电压 - 核心： 1.35V
工作温度： 0°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 338-LFBGA
供应商设备封装： 338-NFBGA（13x13）
包装： 托盘
其它名称： 296-27979
TMS320DM365ZCE30-ND
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PCLK
2
1
3
4
TMS320DM365
SPRS457E
– MARCH 2009 – REVISED JUNE 2011
www.ti.com
6.12.1.6 VPFE Electrical Data/Timing
Table 6-45. Timing Requirements for VPFE PCLK Master/Slave Mode(1) (see Figure 6-31)
NO.
MIN
MAX
UNIT
Slave Mode
8.33
120
ns
1
tc(PCLK)
Cycle time, PCLK
Master Mode
13.33
120
ns
2
tw(PCLKH)
Pulse duration, PCLK high
tc(PCLK)* 0.35
tc(PCLK)* 0.65
ns
3
tw(PCLKL)
Pulse duration, PCLK low
tc(PCLK)* 0.35
tc(PCLK)* 0.65
ns
4
tt(PCLK)
Transition time, PCLK
2
ns
(1)
P = 1/SYSCLK4 in nanoseconds (ns). For example, if the SYSCLK4 frequency is 135 MHz, use P = 7.41 ns. See Section 3.3, Device
Clocking, for more information on the supported clock configurations of the device.
Figure 6-31. VPFE PCLK Timing
Table 6-46. Timing Requirements for VPFE (ISIF) Slave Mode (see Figure 6-32)
DEVICE
UNI
NO.
T
MIN
MAX
Positive Edge
2.5
tsu(DATAV-
5
Setup time, ISIF DATA valid before PCLK edge
ns
PCLK)
Negative Edge
1.5
Positive Edge
1.5
6
th(PCLK-DATAV)
Hold time, ISIF DATA valid after PCLK edge
ns
Negative Edge
2.5
Positive Edge
2.5
7
tsu(HDV-PCLK)
Setup time, HD valid before PCLK edge
ns
Negative Edge
1.5
Positive Edge
1.5
8
th(PCLK-HDV)
Hold time, HD valid after PCLK edge
ns
Negative Edge
2.5
Positive Edge
2.5
9
tsu(VDV-PCLK)
Setup time, VD valid before PCLK edge
ns
Negative Edge
1.5
Positive Edge
1.5
10
th(PCLK-VDV)
Hold time, VD valid after PCLK edge
ns
Negative Edge
2.5
Positive Edge
2.5
tsu(C_WEV-
11
Setup time, C_WE valid before PCLK edge
ns
PCLK)
Negative Edge
1.5
Positive Edge
1.5
12
th(PCLK-C_WEV) Hold time, C_WE valid after PCLK edge
ns
Negative Edge
2.5
Positive Edge
2.5
tsu(C_FIELDV-
13
Setup time, C_FIELD valid before PCLK edge
ns
PCLK)
Negative Edge
1.5
Positive Edge
1.5
th(PCLK-
14
Hold time, C_FIELD valid after PCLK edge
ns
C_FIELDV)
Negative Edge
2.5
136
Peripheral Information and Electrical Specifications
Copyright
2009–2011, Texas Instruments Incorporated
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Product Folder Link(s): TMS320DM365
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