参数资料
| 型号： | TMS320DM647ZUT7 |
| 厂商： | Texas Instruments |
| 文件页数： | 154/190页 |
| 文件大小： | 0K |
| 描述： | IC DGTL MEDIA PROC 529-FCBGA |
| 标准包装： | 84 |
| 系列： | TMS320DM64x, DaVinci™ |
| 类型： | 定点 |
| 接口： | 主机接口，I²C，McASP，PCI，SPI，UART |
| 时钟速率： | 720MHz |
| 非易失内存： | ROM（64 kB） |
| 芯片上RAM： | 320kB |
| 电压 - 输入/输出： | 1.8V，3.3V |
| 电压 - 核心： | 1.20V |
| 工作温度： | 0°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 529-BFBGA，FCBGA |
| 供应商设备封装： | 529-FCBGA（19x19） |
| 包装： | 托盘 |
| 其它名称： | 296-34539-5 TMS320DM647ZUT7-ND |
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SPRS372H – MAY 2007 – REVISED APRIL 2012
As shown in Figure 6-5, the PLL1 controller features a software-programmable PLL multiplier controller
(PLLM) and seven dividers (PREDIV, D1, D2, D3, D4, D5). The PLL1 controller uses the device input
clock CLKIN1 to generate a system reference clock (SYSREFCLK) and system clocks (SYSCLK1,
SYSCLK2, SYSCLK3, SYSCLK4, SYSCLK5). PLL1 power is supplied externally via the PLL1 power-
supply pin (PLLV1). An external EMI filter circuit must be added to PLLV1. The 1.8-V supply of the EMI
filter must be from the same 1.8-V power plane supplying the I/O power-supply pin, DVDD18. TI requires
EMI filter manufacturer Murata, part number NFM18CC222R1C3.
All PLL external components (C1, C2, and the EMI Filter) must be placed as close to the C64x+ DSP
device as possible. For the best performance, TI recommends that all the PLL external components be on
a single side of the board without jumpers, switches, or components other than the ones shown. For
reduced PLL jitter, maximize the spacing between switching signals and the PLL external components
(C1, C2, and the EMI Filter). The minimum CLKIN1 rise and fall times should also be observed. For the
input clock timing requirements, see Section 6.4.4.
6.4.1
PLL1 Controller Device-Specific Information
As shown in Figure 6-5, the PLL1 controller generates several internal clocks including the system
reference clock (SYSREFCLK), and the system clocks (SYSCLK1/2/3/4/5/6). The high-frequency clock
signal SYSREFCLK is directly used to clock the C64x+ megamodule (including the CPU) and also serves
as a reference clock for the rest of the DSP system. Dividers D1, D2, D3, D4, D5, and D6 divide the high-
frequency clock SYSREFCLK to generate SYSCLK1, SYSCLK2, SYSCLK3, SYSCLK4, SYSCLK5, and
SYSCLK6, respectively.
The system clocks are used to clock different portions of the DSP as follows:
SYSCLK1 is used for the following modules: 3PDMA, the SCR and the bridges, DDR Subsystem
internal logic, Video Port 0, Video Port 1, Video Port 2, Video Port 3, Video Port 4, EMIFA internal
logic.
SYSCLK2 is used for Emulation and Trace
SYSCLK3 is used for most of the peripherals. These modules are clocked from SYSCLK3: HPI, PCI,
VLYNQ, UART, I2C, TIMER 0, TIMER 1, TIMER 2, TIMER 3, SPI, McASP, VIC, GPIO, PLL Controller
1, PLL Controller 2, Config SCR
SYSCLK4 is used as the EMIFA AECLKOUT
[When SYSCLK4 is used as the EMIF input clock source, the actual clock goes through a divider and
the frequency would be SYSCLK4 divide-by-2 (see Figure 6-5, PLL Input Clock).]
SYSCLK5 is used as the VICP internal clock
SYSCLK6 is used as the VICP internal clock
The PLL multiplier controller (PLLM) must be programmed after reset. There is no hardware CLKMODE
selection on the device. Since the divider ratio bits for dividers D1, D3, D5, and D6 are fixed, the
frequency of SYSCLK1, SYCLK3, SYSCLK5, and SYSCLK6 is tied to the frequency of SYSREFCLK.
However, the frequency of SYSCLK2 and SYSCLK4 depends on the configuration of dividers D2 and D4.
For example, with PLLM in the PLL1 multiply control register set to 10011b (x20 mode) and a 35-MHz
CLKIN1 input, the PLL output PLLOUT is set to 700 MHz and SYSCLK1 and SYSCLK3 run at 233 MHz
and 117 MHz, respectively. Divider D4 can be programmed through the PLLDIV4 register to divide
SYSREFCLK by 8 (2 * (PLLDIV4.RATIO+1)) such that SYSCLK4 runs at 87.5 MHz.
Note that there is a minimum and maximum operating frequency for PLLREF, PLLOUT, and SYSCLK4.
The PLL1 Controller must not be configured to exceed any of these constraints (certain combinations of
external clock input, internal dividers, and PLL multiply ratios might not be supported). For the PLL clocks
input and output frequency ranges, see Table 6-6.
66
Peripheral Information and Electrical Specifications
Copyright 2007–2012, Texas Instruments Incorporated
Product Folder Link(s): TMS320DM647 TMS320DM648
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| TMS320DM647ZUT9 | 功能描述:数字信号处理器和控制器 - DSP, DSC Dig Media Proc RoHS:否 制造商:Microchip Technology 核心:dsPIC 数据总线宽度:16 bit 程序存储器大小:16 KB 数据 RAM 大小:2 KB 最大时钟频率:40 MHz 可编程输入/输出端数量:35 定时器数量:3 设备每秒兆指令数:50 MIPs 工作电源电压:3.3 V 最大工作温度:+ 85 C 封装 / 箱体:TQFP-44 安装风格:SMD/SMT |
| TMS320DM647ZUTA8 | 功能描述:数字信号处理器和控制器 - DSP, DSC Digital Media Proc RoHS:否 制造商:Microchip Technology 核心:dsPIC 数据总线宽度:16 bit 程序存储器大小:16 KB 数据 RAM 大小:2 KB 最大时钟频率:40 MHz 可编程输入/输出端数量:35 定时器数量:3 设备每秒兆指令数:50 MIPs 工作电源电压:3.3 V 最大工作温度:+ 85 C 封装 / 箱体:TQFP-44 安装风格:SMD/SMT |
| TMS320DM647ZUTD1 | 制造商:Texas Instruments 功能描述:- Trays |
| TMS320DM647ZUTD7 | 功能描述:数字信号处理器和控制器 - DSP, DSC Digital Media Proc RoHS:否 制造商:Microchip Technology 核心:dsPIC 数据总线宽度:16 bit 程序存储器大小:16 KB 数据 RAM 大小:2 KB 最大时钟频率:40 MHz 可编程输入/输出端数量:35 定时器数量:3 设备每秒兆指令数:50 MIPs 工作电源电压:3.3 V 最大工作温度:+ 85 C 封装 / 箱体:TQFP-44 安装风格:SMD/SMT |
| TMS320DM647ZUTD9 | 功能描述:数字信号处理器和控制器 - DSP, DSC Digital Media Proc RoHS:否 制造商:Microchip Technology 核心:dsPIC 数据总线宽度:16 bit 程序存储器大小:16 KB 数据 RAM 大小:2 KB 最大时钟频率:40 MHz 可编程输入/输出端数量:35 定时器数量:3 设备每秒兆指令数:50 MIPs 工作电源电压:3.3 V 最大工作温度:+ 85 C 封装 / 箱体:TQFP-44 安装风格:SMD/SMT |
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