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参数资料
| 型号： | TMX320C6203CGNZ |
| 厂商： | TEXAS INSTRUMENTS INC |
| 元件分类： | 数字信号处理 |
| 英文描述： | 32-BIT, 300 MHz, OTHER DSP, PBGA352 |
| 封装： | PLASTIC, BGA-352 |
| 文件页数： | 54/101页 |
| 文件大小： | 1470K |
| 代理商： | TMX320C6203CGNZ |
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TMS320C6203B, TMS320C6203C
FIXEDPOINT DIGITAL SIGNAL PROCESSORS
SPRS086G – JANUARY 1999 – REVISED JANUARY 2002
56
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
SYNCHRONOUS DRAM TIMING
timing requirements for synchronous DRAM cycles for C6203B Rev. 2 (see Figure 21)
REV. 2
NO.
C6203B-250
C6203B-300
UNIT
NO.
MIN
MAX
MIN
MAX
UNIT
7
tsu(EDV-CKO2H)
Setup time, read EDx valid before CLKOUT2 high
1.2
0.5
ns
8
th(CKO2H-EDV)
Hold time, read EDx valid after CLKOUT2 high
2.7
2
ns
switching characteristics over recommended operating conditions for synchronous DRAM cycles
for C6203B Rev. 2 (see Figure 21–Figure 26)
REV. 2
NO.
PARAMETER
C6203B-250
C6203B-300
UNIT
NO.
PARAMETER
MIN
MAX
MIN
MAX
UNIT
1
tosu(CEV-CKO2H)
Output setup time, CEx valid before CLKOUT2 high
P – 0.9
P + 0.6
ns
2
toh(CKO2H-CEV)
Output hold time, CEx valid after CLKOUT2 high
P – 2.9
P – 1.8
ns
3
tosu(BEV-CKO2H)
Output setup time, BEx valid before CLKOUT2 high
P – 0.9
P + 0.6
ns
4
toh(CKO2H-BEIV)
Output hold time, BEx invalid after CLKOUT2 high
P – 2.9
P – 1.8
ns
5
tosu(EAV-CKO2H)
Output setup time, EAx valid before CLKOUT2 high
P – 0.9
P + 0.6
ns
6
toh(CKO2H-EAIV)
Output hold time, EAx invalid after CLKOUT2 high
P – 2.9
P – 1.8
ns
9
tosu(CASV-CKO2H)
Output setup time, SDCAS/SSADS valid before
CLKOUT2 high
P – 0.9
P + 0.6
ns
10
toh(CKO2H-CASV)
Output hold time, SDCAS/SSADS valid after CLKOUT2
high
P – 2.9
P – 1.8
ns
11
tosu(EDV-CKO2H)
Output setup time, EDx valid before CLKOUT2 high§
P – 1.5
P + 0.6
ns
12
toh(CKO2H-EDIV)
Output hold time, EDx invalid after CLKOUT2 high
P – 2.8
P – 1.8
ns
13
tosu(WEV-CKO2H)
Output setup time, SDWE/SSWE valid before
CLKOUT2 high
P – 0.9
P + 0.6
ns
14
toh(CKO2H-WEV)
Output hold time, SDWE/SSWE valid after CLKOUT2
high
P – 2.9
P – 1.8
ns
15
tosu(SDA10V-CKO2H)
Output setup time, SDA10 valid before CLKOUT2 high
P – 0.9
P + 0.6
ns
16
toh(CKO2H-SDA10IV)
Output hold time, SDA10 invalid after CLKOUT2 high
P – 2.9
P – 1.8
ns
17
tosu(RASV-CKO2H)
Output setup time, SDRAS/SSOE valid before
CLKOUT2 high
P – 0.9
P + 0.6
ns
18
toh(CKO2H-RASV)
Output hold time, SDRAS/SSOE valid after CLKOUT2
high
P – 2.9
P – 1.8
ns
P = 1/CPU clock frequency in ns. For example, when running parts at 300 MHz, use P = 3.33 ns.
SDCAS/SSADS, SDRAS/SSOE, and SDWE/SSWE operate as SDCAS, SDRAS, and SDWE, respectively, during SDRAM accesses.
§ For the first write in a series of one or more consecutive adjacent writes, the write data is generated one CLKOUT2 cycle early to accommodate
the ED enable time.
PRODUCT
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