参数资料
| 型号： | XA3S400A-4FGG400Q |
| 厂商： | Xilinx Inc |
| 文件页数： | 35/57页 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN-3A 400K 400-FBGA |
| 产品培训模块： | Extended Spartan 3A FPGA Family |
| 标准包装： | 1 |
| 系列： | Spartan®-3A XA |
| LAB/CLB数： | 896 |
| 逻辑元件/单元数： | 8064 |
| RAM 位总计： | 368640 |
| 输入/输出数： | 311 |
| 门数： | 400000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 125°C |
| 封装/外壳： | 400-BGA |
| 供应商设备封装： | 400-FBGA（21x21） |
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XA Spartan-3A Automotive FPGA Family Data Sheet
DS681 (v2.0) April 22, 2011
Product Specification
40
Block RAM Timing
Table 34: Block RAM Timing
Symbol
Description
Speed Grade: -4
Units
Min
Max
Clock-to-Output Times
TRCKO
When reading from block RAM, the delay from the active transition at the CLK
input to data appearing at the DOUT output
–2.49
ns
Setup Times
TRCCK_ADDR
Setup time for the ADDR inputs before the active transition at the CLK input
of the block RAM
0.36
–ns
TRDCK_DIB
Setup time for data at the DIN inputs before the active transition at the CLK
input of the block RAM
0.31
–ns
TRCCK_ENB
Setup time for the EN input before the active transition at the CLK input of the
block RAM
0.77
–ns
TRCCK_WEB
Setup time for the WE input before the active transition at the CLK input of the
block RAM
1.26
–ns
Hold Times
TRCKC_ADDR
Hold time on the ADDR inputs after the active transition at the CLK input
0
–ns
TRCKD_DIB
Hold time on the DIN inputs after the active transition at the CLK input
0
–ns
TRCKC_ENB
Hold time on the EN input after the active transition at the CLK input
0
–ns
TRCKC_WEB
Hold time on the WE input after the active transition at the CLK input
0
–ns
Clock Timing
TBPWH
High pulse width of the CLK signal
1.79
–ns
TBPWL
Low pulse width of the CLK signal
1.79
–ns
Clock Frequency
FBRAM
Block RAM clock frequency
0
280
MHz
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 8.
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PDF描述 |
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