参数资料
| 型号： | XA3S400A-4FGG400Q |
| 厂商： | Xilinx Inc |
| 文件页数： | 46/57页 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN-3A 400K 400-FBGA |
| 产品培训模块： | Extended Spartan 3A FPGA Family |
| 标准包装： | 1 |
| 系列： | Spartan®-3A XA |
| LAB/CLB数： | 896 |
| 逻辑元件/单元数： | 8064 |
| RAM 位总计： | 368640 |
| 输入/输出数： | 311 |
| 门数： | 400000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 125°C |
| 封装/外壳： | 400-BGA |
| 供应商设备封装： | 400-FBGA（21x21） |
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XA Spartan-3A Automotive FPGA Family Data Sheet
DS681 (v2.0) April 22, 2011
Product Specification
50
Master Serial and Slave Serial Mode Timing
X-Ref Target - Figure 12
Figure 12: Waveforms for Master Serial and Slave Serial Configuration
Table 49: Timing for the Master Serial and Slave Serial Configuration Modes
Symbol
Description
Slave/
Master
Speed Grade: -4
Units
Min
Max
Clock-to-Output Times
TCCO
The time from the falling transition on the CCLK pin to data appearing at the
DOUT pin
Both
1.5
10
ns
Setup Times
TDCC
The time from the setup of data at the DIN pin to the rising transition at the
CCLK pin
Both
7
–
ns
Hold Times
TCCD
The time from the rising transition at the CCLK pin to the point when data is
last held at the DIN pin
Master
0
–
ns
Slave
1.0
Clock Timing
TCCH
High pulse width at the CCLK input pin
Master
See Table 47
Slave
See Table 48
TCCL
Low pulse width at the CCLK input pin
Master
See Table 47
Slave
See Table 48
FCCSER
Frequency of the clock signal at the
CCLK input pin
No bitstream compression
Slave
0
100
MHz
With bitstream compression
0
100
MHz
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 8.
2.
For serial configuration with a daisy-chain of multiple FPGAs, the maximum limit is 25 MHz.
DS681_11_041111
Bit 0
Bit 1
Bit n
Bit n+1
Bit n-64
Bit n-63
1/F
CCSER
T
SCCL
T
DCC
T
CCD
T
SCCH
T
CCO
PROG_B
(Input)
DIN
(Input)
DOUT
(Output)
(Open-Drain)
INIT_B
(Input/Output)
CCLK
T
MCCL
T
MCCH
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