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参数资料
| 型号： | ADSP-21160MKB-80 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 13/52页 |
| 文件大小： | 0K |
| 描述： | IC DSP CONTROLLER 32BIT 400 BGA |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | 主机接口，连接端口，串行端口 |
| 时钟速率： | 80MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 512kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 2.50V |
| 工作温度： | 0°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 400-BBGA |
| 供应商设备封装： | 400-PBGA（27x27） |
| 包装： | 托盘 |
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ADSP-21160M
–20–
REV. 0
Memory Write—Bus Master
Use these specifications for asynchronous interfacing to
memories (and memory-mapped peripherals) without
reference to CLKIN. These specifications apply when the
ADSP-21160M is the bus master accessing external
memory space in asynchronous access mode. Note that
timing for ACK, DATA, RDx, WRx, and DMAG strobe
timing parameters only applies to asynchronous access
mode.
Table 10. Memory Write—Bus Master
Parameter
Min
Max
Unit
Timing Requirements:
t
DAAK
ACK Delay from Address, Selects1,2
t
CK – 0.5tCCLK– 12 + W
ns
t
DSAK
ACK Delay from WRx Low1,3
t
CK – 0.75tCCLK – 11 + W
ns
t
SAKC
ACK Setup to CLKIN1,3
0.5t
CCLK +3
ns
t
HAKC
ACK Hold After CLKIN1,3
1ns
Switching Characteristics:
t
DAWH
Address, CIF, Selects to WRx
Deasserted2,3
t
CK – 0.25tCCLK – 3+ W
ns
t
DAWL
Address, CIF, Selects to WRx Low2
0.25t
CCLK – 3ns
t
WW
WRx Pulse width3
t
CK – 0.5tCCLK – 1+ W
ns
t
DDWH
Data Setup before WRx High3
t
CK – 0.25tCCLK – 12.5 + W
ns
t
DWHA
Address Hold after WRx Deasserted3
0.25t
CCLK – 1+ H
ns
t
DWHD
Data Hold after WRx Deasserted3
0.25t
CCLK – 1+ H
ns
t
DATRWH
Data Disable after WRx Deasserted3,4
0.25t
CCLK – 2 + H
0.25t
CCLK+2 +H
ns
t
WWR
WRx High to WRx, RDx, DMAGx
Low3
0.5t
CCLK – 1+ HI
ns
t
DDWR
Data Disable before WRx or RDx Low
0.25t
CCLK – 1+ I
ns
t
WDE
WRx Low to Data Enabled
–0.25t
CCLK – 1ns
W = (number of wait states specified in WAIT register) × t
CK.
H = t
CK (if an address hold cycle occurs, as specified in WAIT register; otherwise H = 0).
HI = t
CK (if an address hold cycle or bus idle cycle occurs, as specified in WAIT register; otherwise HI = 0).
I = t
CK (if a bus idle cycle occurs, as specified in WAIT register; otherwise I = 0).
1 ACK Delay/Setup: User must meet t
DAAK or tDSAK or tSAKC for deassertion of ACK (Low), all three specifications must be met for assertion of ACK (High).
2 The falling edge of MSx, BMS is referenced.
3 Note that timing for ACK, DATA, RDx, WRx, and DMAG strobe timing parameters only applies to asynchronous access mode.
4 See Example System Hold Time Calculation on page 44 for calculation of hold times given capacitive and dc loads.
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