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参数资料
型号： ADSP-21160MKB-80
厂商： Analog Devices Inc
文件页数： 31/52页
文件大小： 0K
描述： IC DSP CONTROLLER 32BIT 400 BGA
产品培训模块： SHARC Processor Overview
标准包装： 1
系列： SHARC®
类型： 浮点
接口： 主机接口，连接端口，串行端口
时钟速率： 80MHz
非易失内存： 外部
芯片上RAM： 512kB
电压 - 输入/输出： 3.30V
电压 - 核心： 2.50V
工作温度： 0°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 400-BBGA
供应商设备封装： 400-PBGA（27x27）
包装： 托盘
–37–
REV. 0
ADSP-21160M
Serial Ports
To determine whether communication is possible between
two devices at clock speed n, the following specifications
must be confirmed: 1) frame sync delay and frame sync
setup and hold, 2) data delay and data setup and hold, and
3) SCLK width.
Table 21. Serial Ports—External Clock
Parameter
Min
Max
Unit
Timing Requirements:
t
SFSE
TFS/RFS Setup Before TCLK/RCLK1
3.5
ns
t
HFSE
TFS/RFS Hold After TCLK/RCLK1,2
4ns
t
SDRE
Receive Data Setup Before RCLK1
1.5
ns
t
HDRE
Receive Data Hold After RCLK1
4ns
t
SCLKW
TCLK/RCLK Width
14
ns
t
SCLK
TCLK/RCLK Period
2t
CCLK
ns
1 Referenced to sample edge.
2 RFS hold after RCK when MCE = 1, MFD= 0 is 0 ns minimumfrom drive edge. TFS hold after TCK for late external TFS is 0 ns minimum from drive edge.
Table 22. Serial Ports—Internal Clock
Parameter
Min
Max
Unit
Timing Requirements:
t
SFSI
TFS Setup Before TCLK1; RFS Setup Before RCLK1
8ns
t
HFSI
TFS/RFS Hold After TCLK/RCLK1,2
1ns
t
SDRI
Receive Data Setup Before RCLK1
6.5
ns
t
HDRI
Receive Data Hold After RCLK1
3ns
1 Referenced to sample edge.
2 RFS hold after RCK when MCE = 1, MFD= 0 is 0 ns minimumfrom drive edge. TFS hold after TCK for late external TFS is 0 ns minimum from drive edge.
Table 23. Serial Ports—External or Internal Clock
Parameter
Min
Max
Unit
Switching Characteristics:
t
DFSE
RFS Delay After RCLK (Internally Generated RFS)1
13
ns
t
HOFSE
RFS Hold After RCLK (Internally Generated RFS)1
3ns
1 Referenced to drive edge.
Table 24. Serial Ports—External Clock
Parameter
Min
Max
Unit
Switching Characteristics:
t
DFSE
TFS Delay After TCLK (Internally Generated TFS)1
13
ns
t
HOFSE
TFS Hold After TCLK (Internally Generated TFS)1
3ns
t
DDTE
Transmit Data Delay After TCLK1
16
ns
t
HDTE
Transmit Data Hold After TCLK1
0ns
1 Referenced to drive edge.
Table 25. Serial Ports—Internal Clock
Parameter
Min
Max
Unit
Switching Characteristics:
t
DFSI
TFS Delay After TCLK (Internally Generated TFS)1
4.5
ns
t
HOFSI
TFS Hold After TCLK (Internally Generated TFS)1
–1.5
ns
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