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参数资料
| 型号： | ADSP-21160MKB-80 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 24/52页 |
| 文件大小： | 0K |
| 描述： | IC DSP CONTROLLER 32BIT 400 BGA |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | 主机接口，连接端口，串行端口 |
| 时钟速率： | 80MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 512kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 2.50V |
| 工作温度： | 0°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 400-BBGA |
| 供应商设备封装： | 400-PBGA（27x27） |
| 包装： | 托盘 |
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ADSP-21160M
–30–
REV. 0
Three-State Timing—Bus Master and Bus Slave
These specifications show how the memory interface is
disabled (stops driving) or enabled (resumes driving)
relative to CLKIN and the SBTS pin. This timing is appli-
cable to bus master transition cycles (BTC) and host
transition cycles (HTC) as well as the SBTS pin.
Table 16. Three-State Timing—Bus Slave, HBR, SBTS
Parameter
Min
Max
Unit
Timing Requirements:
t
STSCK
SBTS Setup Before CLKIN
6ns
t
HTSCK
SBTS Hold After CLKIN
1ns
Switching Characteristics:
t
MIENA
Address/Select Enable After CLKIN
1.5
9
ns
t
MIENS
Strobes Enable After CLKIN1
1.5
9
ns
t
MIENHG
HBG Enable After CLKIN
1.5
9
ns
t
MITRA
Address/Select Disable After CLKIN
0.25t
CCLK – 1
0.25t
CCLK +4
ns
t
MITRS
Strobes Disable After CLKIN1
0.25t
CCLK – 4
0.25t
CCLK
ns
t
MITRHG
HBG Disable After CLKIN
3.5
8
ns
t
DATEN
Data Enable After CLKIN2
1.5
10
ns
t
DATTR
Data Disable After CLKIN2
1.5
5
ns
t
ACKEN
ACK Enable After CLKIN2
1.5
9
ns
t
ACKTR
ACK Disable After CLKIN2
1.5
5
ns
t
CDCEN
CLKOUT Enable After CLKIN
1.5
9
ns
t
CDCTR
CLKOUT Disable After CLKIN
t
CCLK – 3tCCLK +1
ns
t
MTRHBG
Memory Interface Disable Before HBG
Low3
t
CK – 6tCK +2
ns
t
MENHBG
Memory Interface Enable After HBG
High3
t
CK – 5tCK +5
ns
1 Strobes = RDx, WRx, DMAGx.
2 In addition to bus master transition cycles, these specs also apply to bus master and bus slave synchronous read/write.
3 Memory Interface = Address, RDx, WRx, MSx, PAGE, DMAGx, and BMS (in EPROM boot mode).
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PDF描述 |
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