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参数资料
| 型号： | ADSP-21261SKSTZ150 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 16/44页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 150MHZ 144LQFP |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 60 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，SPI |
| 时钟速率： | 150MHz |
| 非易失内存： | ROM（384 kB） |
| 芯片上RAM： | 128kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-LQFP（20x20） |
| 包装： | 托盘 |
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ADSP-21261
Rev. 0
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March 2006
Precision Clock Generator (Direct Pin Routing)
SRU is configured such that the precision clock generator
(PCG) takes its inputs directly from the DAI pins (via pin buff-
ers) and sends its outputs directly to the DAI pins. For the other
cases where the PCG’s inputs and outputs are not directly
routed to/from DAI pins (via pin buffers) there is no timing
data available. All timing parameters and switching characteris-
tics apply to external DAI pins (DAI_P07 – DAI_P20).
Table 17. Precision Clock Generator (Direct Pin Routing)
Parameter
Min
Max
Unit
Timing Requirements
tPCGIW
Input Clock Pulse Width
20
ns
tSTRIG
PCG Trigger Setup Before Falling Edge of PCG Input Clock
2
ns
tHTRIG
PCG Trigger Hold After Falling Edge of PCG Input Clock
2
ns
Switching Characteristics
tDPCGIO
PCG Output Clock and Frame Sync Active Edge Delay After PCG Input
Clock Falling Edge
2.5
10
ns
tDTRIG
PCG Output Clock and Frame Sync Delay After PCG Trigger
2.5 + 2.5 × tPCGOW
10 + 2.5 × tPCGOW ns
tPCGOW
Output Clock Pulse Width
40
ns
Figure 15. Precision Clock Generator (Direct Pin Routing)
DAI_Pn
PCG_TRIGx_I
tSTRIG
DAI_Pm
PCG_EXTx_I
(CLKIN)
DAI_Py
PCG_CLKx_O
DAI_Pz
PCG_FSx_O
tHTRIG
tDPCGIO
tDTRIG
tPCGOW
tPCGIW
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