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参数资料
| 型号： | ADSP-21261SKSTZ150 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 26/44页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 150MHZ 144LQFP |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 60 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，SPI |
| 时钟速率： | 150MHz |
| 非易失内存： | ROM（384 kB） |
| 芯片上RAM： | 128kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-LQFP（20x20） |
| 包装： | 托盘 |
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March 2006
ADSP-21261
Input Data Port (IDP)
The timing requirements for the IDP are given in Table 27 and
Figure 23. IDP Signals (SCLK, FS, SDATA) are routed to the
DAI_P20–1 pins using the SRU. Therefore, the timing specifica-
tions provided below are valid at the DAI_P20–1 pins.
Table 27. Input Data Port (IDP)
Parameter
Min
Max
Unit
Timing Requirements
tSISFS
FS Setup Before SCLK Rising Edge
1
2.5
ns
tSIHFS
FS Hold After SCLK Rising Edge
1
2.5
ns
tSISD
SData Setup Before SCLK Rising Edge1
2.5
ns
tSIHD
SData Hold After SCLK Rising Edge1
2.5
ns
tIDPCLKW
Clock Width
7
ns
tIDPCLK
Clock Period
20
ns
1 DATA, SCLK, and FS can come from any of the DAI pins. SCLK and FS can also come via the precision clock generators (PCG) or SPORTs. PCG input can be either
CLKIN or any of the DAI pins.
Figure 23. Input Data Port (IDP)
DAI_P20–1
(SCLK)
DAI_P20–1
(FS)
SAMPLE EDGE
tSISD
tSIHD
tSISFS
tSIHFS
tIDPCLKW
DAI_P20–1
(SDATA)
tIDPCLK
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