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参数资料
| 型号： | ADSP-21261SKSTZ150 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 24/44页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 150MHZ 144LQFP |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 60 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，SPI |
| 时钟速率： | 150MHz |
| 非易失内存： | ROM（384 kB） |
| 芯片上RAM： | 128kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-LQFP（20x20） |
| 包装： | 托盘 |
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Rev. 0
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|
March 2006
ADSP-21261
Table 25. Serial Ports—Enable and Three-State
Parameter
Min
Max
Unit
Switching Characteristics
tDDTEN
Data Enable from External Transmit SCLK
1
2ns
tDDTTE
Data Disable from External Transmit SCLK1
7ns
tDDTIN
Data Enable from Internal Transmit SCLK1
–1
ns
1 Referenced to drive edge.
Table 26. Serial Ports—External Late Frame Sync
Parameter
Min
Max
Unit
Switching Characteristics
tDDTLFSE
Data Delay from Late External Transmit FS or External Receive FS
with MCE = 1, MFD = 0
1
7ns
tDDTENFS
Data Enable for MCE = 1, MFD = 0
1
0.5
ns
1 The tDDTLFSE and tDDTENFS parameters apply to left-justified sample pair mode as well as DSP serial mode, and MCE = 1, MFD = 0.
Figure 21. External Late Frame Sync1
1 This figure reflects changes made to support left-justified sample pair mode.
DRIVE
SAMPLE
DRIVE
DAI_P20–1
(SCLK)
DAI_P20–1
(FS)
DAI_P20–1
(DATA CHANNEL A/B)
DRIVE
SAMPLE
DRIVE
LATE EXTERNAL TRANSMIT FS
EXTERNAL RECEIVE FS WITH MCE = 1, MFD = 0
1ST BIT
2ND BIT
DAI_P20–1
(SCLK)
DAI_P20–1
(FS)
1ST BIT
2ND BIT
tHFSE/I
tSFSE/I
tDDTE/I
tDDTENFS
tDDTLFSE
tHDTE/I
tSFSE/I
tDDTE/I
tDDTENFS
tDDTLFSE
tHDTE/I
DAI_P20–1
(DATA CHANNEL A/B)
NOTE: SERIAL PORT SIGNALS (SCLK, FS, DATA CHANNEL A/B) ARE ROUTED TO THE DAI_P[20:1] PINS
USING THE SRU. THE TIMING SPECIFICATIONS PROVIDED HERE ARE VALID AT THE DAI_P[20:1] PINS.
tHFSE/I
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