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参数资料
| 型号： | ADUC7032BSTZ-88-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 2/120页 |
| 文件大小： | 0K |
| 描述： | IC MCU 96K FLASH DUAL 48LQFP |
| 标准包装： | 2,000 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心处理器： | ARM7 |
| 芯体尺寸： | 16/32-位 |
| 速度： | 20.48MHz |
| 连通性： | LIN，SPI，UART/USART |
| 外围设备： | POR，PSM，温度传感器，WDT |
| 输入/输出数： | 9 |
| 程序存储器容量： | 96KB（48K x 16） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 1.5K x 32 |
| 电压 - 电源 (Vcc/Vdd)： | 3.5 V ~ 18 V |
| 数据转换器： | A/D 2x16b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 48-LQFP |
| 包装： | 带卷 (TR) |
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ADuC7032-8L
Rev. A | Page 10 of 120
Table 3. SPI Master Mode Timing (PHASE Mode = 0)
Parameter
Description
Min
Typ
Max
Unit
tSL
(SPIDIV + 1) × tHCLK
ns
tSH
SCLK high pulse width1
(SPIDIV + 1) × tHCLK
ns
tDAV
Data output valid after SCLK edge2
(2 × tUCLK) + (2 × tHCLK)
ns
tDOSU
Data output setup time before SCLK edge
tSL
ns
tDSU
Data input setup time before SCLK edge
0
ns
tDHD
Data input hold time after SCLK edge2
3 × tUCLK
ns
tDF
Data output fall time
3.5
ns
tDR
Data output rise time
3.5
ns
tSR
SCLK rise time
3.5
ns
tSF
SCLK fall time
3.5
ns
1 tHCLK depends on the clock divider or CD bits in PLLCON MMR. tHCLK = tUCLK/2CD.
2 tUCLK = 48.8 ns. It corresponds to the 20.48 MHz internal clock from the PLL before the clock divider.
SCLK
(POLARITY = 0)
SCLK
(POLARITY = 1)
tSH
tSL
tSR
tSF
MISO
MSB IN
BITS[6:1]
LSB IN
tDSU
tDHD
MOSI
LSB
BITS[6:1]
MSB
tDAV
tDF
tDR
tDOSU
0
59
86
-00
3
Figure 3. SPI Master Mode Timing (PHASE Mode = 0)
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PDF描述 |
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| ADUC7033 | 制造商:AD 制造商全称:Analog Devices 功能描述:Integrated Precision Battery Sensor For Automotive |
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