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参数资料
| 型号： | ADUC7032BSTZ-88-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 89/120页 |
| 文件大小： | 0K |
| 描述： | IC MCU 96K FLASH DUAL 48LQFP |
| 标准包装： | 2,000 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心处理器： | ARM7 |
| 芯体尺寸： | 16/32-位 |
| 速度： | 20.48MHz |
| 连通性： | LIN，SPI，UART/USART |
| 外围设备： | POR，PSM，温度传感器，WDT |
| 输入/输出数： | 9 |
| 程序存储器容量： | 96KB（48K x 16） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 1.5K x 32 |
| 电压 - 电源 (Vcc/Vdd)： | 3.5 V ~ 18 V |
| 数据转换器： | A/D 2x16b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 48-LQFP |
| 包装： | 带卷 (TR) |
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ADuC7032-8L
Rev. A | Page 70 of 120
SYNCHRONIZATION OF TIMERS ACROSS
ASYNCHRONOUS CLOCK DOMAINS
The block diagram in Figure 30 shows the interface between
user timer MMRs and the core timer blocks. User code can
access all timer MMRs directly, including TxLD, TxVAL,
TxCON, and TxCLRI. Data must then transfer from these
MMRs to the core timers (T0, T1, T2, T3, and T4) within the
timer subsystem. Theses core timers are buffered from the
user MMR interface by the synchronization (SYNC) block.
The principal of the SYNC block is to provide a method that
ensures that data and other required control signals can cross
asynchronous clock domains correctly. An example of asyn-
chronous clock domains is the MCU running on the 10 MHz
core clock, and Timer2 running on the low power oscillator
of 32 kHz.
As shown in Figure 30, the MMR logic and core timer logic
reside in separate and asynchronous clock domains. Any data
coming from the MMR core clock domain and being passed to
the internal timer domain must be synchronized to the internal
timer clock domain to ensure it is latched correctly into the core
timer clock domain. This is achieved by using two flip-flops, as
shown in Figure 31, to not only synchronize, but also to double
buffer the data and thereby ensure data integrity in the timer
clock domain.
As a result of the synchronization block, while timer control
data is latched almost immediately (with the fast, core clock) in
the MMR clock domain, this data in turn does not reach the
core timer logic for at least two periods of the selected internal
timer domain clock.
T0
SYNC
T1
SYNC
T2
SYNC
T3
SYNC
T4
SYNC
T0
T1
T2
T3
T4
T0IRQ
T1IRQ
T2IRQ
T3IRQ
WdRst
T4IRQ
T0 REG
USER
MMR
INTERFACE
T1 REG
T2 REG
T3 REG
T4 REG
CORE
CLOCK
ARM7TDMI
AMBA
LOW
POWER
OSCILLATOR
HIGH
PRECISION
OSCILLATOR
GPIO
XTAL
0
1
2
4
AMBA
TIMER BLOCK
059
86
-058
Figure 30. Timer Block Diagram
UNSYNCHRONIZED
SIGNAL
SYNCHRONIZED
SIGNAL
TIMER 2
LOW POWER
CLOCK DOMAIN
SYNCHRONIZER
FLIP-FLOPS
CORE CLOCK
(FCORE)
DOMAIN
TARGET_CLOCK
0
598
6-
0
59
Figure 31. Synchronizer for Signals Crossing Clock Domains
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PDF描述 |
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参数描述 |
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| ADUC7033 | 制造商:AD 制造商全称:Analog Devices 功能描述:Integrated Precision Battery Sensor For Automotive |
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