参数资料
| 型号： | CDB4245 |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 27/59页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR CS4245 CODEC |
| 标准包装： | 1 |
| 主要目的： | 音频编解码器 |
| 嵌入式： | 是，FPGA / CPLD |
| 已用 IC / 零件： | CS4245 |
| 主要属性： | 4 个单端模拟和 1 个麦克风输入和 8 个输出，S/PDIF 发射器和接收器 |
| 次要属性： | 图形用户界面 |
| 已供物品： | 板 |
| 产品目录页面： | 754 (CN2011-ZH PDF) |
| 相关产品： | CS4245-DQZR-ND - IC CODEC AUD STER 104DB 48-LQFP 598-1616-ND - IC CODEC AUD STER 104DB 48LQFP 598-1034-ND - IC CODEC AUD STER 104DB 48LQFP |
| 其它名称： | 598-1501 |
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CS4245
SWITCHING CHARACTERISTICS - CONTROL PORT - I2C FORMAT
Inputs: Logic 0 = DGND = AGND = 0 V, Logic 1 = VLC, C L = 30 pF.
Parameter
SCL Clock Frequency
RESET Rising Edge to Start
Bus Free Time Between Transmissions
Start Condition Hold Time (prior to first clock pulse)
Clock Low time
Clock High Time
Setup Time for Repeated Start Condition
Symbol
f scl
t irs
t buf
t hdst
t low
t high
t sust
Min
-
500
4.7
4.0
4.7
4.0
4.7
Max
100
-
-
-
-
-
-
Unit
kHz
ns
μs
μs
μs
μs
μs
SDA Hold Time from SCL Falling
SDA Setup time to SCL Rising
Rise Time of SCL and SDA
Fall Time SCL and SDA
Setup Time for Stop Condition
Acknowledge Delay from SCL Falling
t hdd
t sud
t rc , t rd
t fc , t fd
t susp
t ack
0
250
-
-
4.7
300
-
-
1
300
-
1000
μs
ns
μs
ns
μs
ns
30. Data must be held for sufficient time to bridge the transition time, t fc , of SCL.
31. Guaranteed by design.
RST
t
Stop
irs
Start
R e p e ate d
Sta rt
t rd
t fd
Stop
SDA
t
buf
t
hdst
t
high
t
hdst
t fc
t susp
SCL
t
lo w
t
hdd
t sud
t ack
t sust
t rc
Figure 10. Control Port Timing - I2C Format
DS656F3
27
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PDF描述 |
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