参数资料
| 型号： | CDB4245 |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 50/59页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR CS4245 CODEC |
| 标准包装： | 1 |
| 主要目的： | 音频编解码器 |
| 嵌入式： | 是，FPGA / CPLD |
| 已用 IC / 零件： | CS4245 |
| 主要属性： | 4 个单端模拟和 1 个麦克风输入和 8 个输出，S/PDIF 发射器和接收器 |
| 次要属性： | 图形用户界面 |
| 已供物品： | 板 |
| 产品目录页面： | 754 (CN2011-ZH PDF) |
| 相关产品： | CS4245-DQZR-ND - IC CODEC AUD STER 104DB 48-LQFP 598-1616-ND - IC CODEC AUD STER 104DB 48LQFP 598-1034-ND - IC CODEC AUD STER 104DB 48LQFP |
| 其它名称： | 598-1501 |
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CS4245
6.12.3 Active High/Low (Bit 0)
Function:
When this bit is set, the INT pin functions as an active high CMOS driver.
When this bit is cleared, the INT pin functions as an active low open drain driver and will require an exter-
nal pull-up resistor for proper operation.
6.13
Interrupt Status - Address 0Dh
7
Reserved
6
Reserved
5
Reserved
4
Reserved
3
ADCClkErr
2
DACClkErr
1
ADCOvfl
0
ADCUndrfl
For all bits in this register, a ‘1’ means the associated interrupt condition has occurred at least once since
the register was last read. A ‘0’ me ans the associated interrupt condition has NOT occurred since the last
reading of the register. Status bits that are masked off in the associated mask register will always be ‘0’ in
this register. This register defaults to 00h.
6.13.1 ADC Clock Error (Bit 3)
Function:
Indicates the occurrence of an ADC clock error condition.
6.13.2 DAC Clock Error (Bit 2)
Function:
Indicates the occurrence of a DAC clock error condition.
6.13.3 ADC Overflow (Bit 1)
Function:
Indicates the occurrence of an ADC overflow condition.
6.13.4 ADC Underflow (Bit 0)
Function:
Indicates the occurrence of an ADC underflow condition.
6.14
Interrupt Mask - Address 0Eh
7
Reserved
6
Reserved
5
Reserved
4
Reserved
3
ADCClkErrM
2
DACClkErrM
1
ADCOvflM
0
ADCUndrflM
Function:
The bits of this register serve as a mask for the Status sources found in the register “Interrupt Status - Ad-
dress 0Dh” on page 50 . If a mask bit is set to 1, the error is unmasked, meaning that its occurrence will affect
the INT pin and the status register. If a mask bit is set to 0, the error is masked, meaning that its occurrence
will not affect the INT pin or the status register. The bit positions align with the corresponding bits in the Sta-
tus register.
50
DS656F3
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