参数资料
| 型号： | CDB4245 |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 28/59页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR CS4245 CODEC |
| 标准包装： | 1 |
| 主要目的： | 音频编解码器 |
| 嵌入式： | 是，FPGA / CPLD |
| 已用 IC / 零件： | CS4245 |
| 主要属性： | 4 个单端模拟和 1 个麦克风输入和 8 个输出，S/PDIF 发射器和接收器 |
| 次要属性： | 图形用户界面 |
| 已供物品： | 板 |
| 产品目录页面： | 754 (CN2011-ZH PDF) |
| 相关产品： | CS4245-DQZR-ND - IC CODEC AUD STER 104DB 48-LQFP 598-1616-ND - IC CODEC AUD STER 104DB 48LQFP 598-1034-ND - IC CODEC AUD STER 104DB 48LQFP |
| 其它名称： | 598-1501 |
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CS4245
SWITCHING CHARACTERISTICS - CONTROL PORT - SPI FORMAT
Inputs: Logic 0 = DGND = AGND = 0 V, Logic 1 = VLC, C L = 30 pF.
Parameter
CCLK Clock Frequency
RESET Rising Edge to CS Falling
CS High Time Between Transmissions
CS Falling to CCLK Edge
CCLK Low Time
CCLK High Time
CDIN to CCLK Rising Setup Time
Symbol
f sck
t srs
t csh
t css
t scl
t sch
t dsu
Min
-
500
1.0
20
66
66
40
Max
6.0
-
-
-
-
-
-
Units
MHz
ns
? s
ns
ns
ns
ns
CCLK Rising to DATA Hold Time
CCLK Falling to CDOUT Stable
Rise Time of CDOUT
Fall Time of CDOUT
Rise Time of CCLK and CDIN
Fall Time of CCLK and CDIN
t dh
t pd
t r1
t f1
t r2
t f2
15
-
-
-
-
-
-
50
25
25
100
100
ns
ns
ns
ns
ns
ns
32. Data must be held for sufficient time to bridge the transition time of CCLK.
33. For f sck <1 MHz.
RST
CS
t srs
t css
t scl
t sch
t csh
CCLK
CDIN
t r2
t f2
t dsu
t dh
t pd
CDOUT
Figure 11. Control Port Timing - SPI Format
28
DS656F3
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PDF描述 |
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