参数资料
| 型号： | CDB4245 |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 45/59页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR CS4245 CODEC |
| 标准包装： | 1 |
| 主要目的： | 音频编解码器 |
| 嵌入式： | 是，FPGA / CPLD |
| 已用 IC / 零件： | CS4245 |
| 主要属性： | 4 个单端模拟和 1 个麦克风输入和 8 个输出，S/PDIF 发射器和接收器 |
| 次要属性： | 图形用户界面 |
| 已供物品： | 板 |
| 产品目录页面： | 754 (CN2011-ZH PDF) |
| 相关产品： | CS4245-DQZR-ND - IC CODEC AUD STER 104DB 48-LQFP 598-1616-ND - IC CODEC AUD STER 104DB 48LQFP 598-1034-ND - IC CODEC AUD STER 104DB 48LQFP |
| 其它名称： | 598-1501 |
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CS4245
6.4.2
ADC Digital Interface Format (Bit 4)
Function:
The required relationship between LRCK1, SCLK1 and SDOUT is defined by the ADC Digital Interface
ADC_DIF
0
1
Description
Left-Justified, up to 24-bit data (default)
I2S, up to 24-bit data
Format
0
1
Figure
Table 11. ADC Digital Interface Formats
6.4.3
6.4.4
6.4.5
6.5
Mute ADC (Bit 2)
Function:
When this bit is set, the serial audio output of the both ADC channels is muted.
ADC High-Pass Filter Freeze (Bit 1)
Function:
When this bit is set, the internal high-pass filter is disabled. The current DC offset value will be frozen and
continue to be subtracted from the conversion result. See “High-Pass Filter and DC Offset Calibration” on
ADC Master / Slave Mode (Bit 0)
Function:
This bit selects either master or slave operation for serial audio port 1. Setting this bit selects Master
Mode, while clearing this bit selects Slave Mode.
MCLK Frequency - Address 05h
7
Reserved
6
MCLK1
Freq2
5
MCLK1
Freq1
4
MCLK1
Freq0
3
Reserved
2
MCLK2
Freq2
1
MCLK2
Freq1
0
MCLK2
Freq0
6.5.1
Master Clock 1 Frequency (Bits 6:4)
Function:
Sets the frequency of the supplied MCLK1 signal. See Table 12 for the appropriate settings.
MCLK1 Divider
MCLK1 Freq2 MCLK1 Freq1 MCLK1 Freq0
÷1
÷ 1.5
÷2
÷3
÷4
Reserved
Reserved
0
0
0
0
1
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
x
Table 12. MCLK 1 Frequency
DS656F3
45
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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