参数资料
| 型号： | CDB4245 |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 32/59页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR CS4245 CODEC |
| 标准包装： | 1 |
| 主要目的： | 音频编解码器 |
| 嵌入式： | 是，FPGA / CPLD |
| 已用 IC / 零件： | CS4245 |
| 主要属性： | 4 个单端模拟和 1 个麦克风输入和 8 个输出，S/PDIF 发射器和接收器 |
| 次要属性： | 图形用户界面 |
| 已供物品： | 板 |
| 产品目录页面： | 754 (CN2011-ZH PDF) |
| 相关产品： | CS4245-DQZR-ND - IC CODEC AUD STER 104DB 48-LQFP 598-1616-ND - IC CODEC AUD STER 104DB 48LQFP 598-1034-ND - IC CODEC AUD STER 104DB 48LQFP |
| 其它名称： | 598-1501 |
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CS4245
4.2.3
Master Mode
As a clock master, LRCK and SCLK will operate as outputs. The two serial ports may be independently
placed into Master or Slave mode. Each LRCK and SCLK is internally derived from its respective MCLK
MCLK1 Freq Bits
÷256
00
MCLK1
÷1
÷1.5
÷2
÷3
÷4
MCLK2 Freq Bits
÷1
000
001
010
011
100
000
ASynch Bit
÷128
÷64
ADC_FM Bits
÷4
÷2
÷1
÷256
÷128
01
10
00
01
10
00
01
LRCK1
SCLK1
LRCK2
MCLK2
÷1.5
÷2
÷3
÷4
001
010
011
100
0
1
÷64
DAC_FM Bits
÷4
÷2
10
00
01
SCLK2
÷1
10
Figure 13. Master Mode Clocking
4.2.4
Slave Mode
In Slave Mode, SCLK and LRCK operate as inputs. Each serial port may be independently placed into
Slave Mode. The Left/Right clock signal must be equal to the sample rate, Fs. If operating in Asynchro-
nous Mode, LRCK1 must be synchronously derived from MCLK1 and LRCK2 must be synchronously de-
rived from MCLK2. If operating in Synchronous Mode, LRCK1, and LRCK2 must be synchronously
derived from MCLK1. For more information on Synchronous and Asynchronous Modes, see “Synchro-
For each serial port, the serial bit clock must be equal to 128x, 64x, 48x or 32x Fs, depending on the de-
sired speed mode. If operating in Asynchronous Mode, the serial bit clock SCLK1 must be synchronously
derived from MCLK1 and SCLK2 must be synchronously derived from MCLK2. If operating in Synchro-
nous Mode, SCLK1, and SCLK2 must be synchronously derived from MCLK1. Refer to Table 4 for re-
quired serial bit clock to Left/Right clock ratios.
Single-Speed
Double-Speed
Quad-Speed
SCLK/LRCK Ratio
32x, 48x, 64x, 128x
32x, 48x, 64x
32x, 48x, 64x
Table 4. Slave Mode Serial Bit Clock Ratios
4.3
32
High-Pass Filter and DC Offset Calibration
When using operational amplifiers in the input circuitry driving the CS4245, a small DC offset may be driven
into the A/D converter. The CS4245 includes a high-pass filter after the decimator to remove any DC offset
which could result in recording a DC level, possibly yielding clicks when switching between devices in a mul-
tichannel system.
DS656F3
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