参数资料
| 型号： | CORE10/100-AR |
| 厂商： | Microsemi SoC |
| 文件页数： | 40/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 UNLIMITED RTL |
| 标准包装： | 1 |
| 系列： | * |
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Software Interface
Core10100 v4.0
Table 4-25 · General-Purpose Timer and Interrupt Mitigation Control Register (CSR11)
Bits 31:24
Bits 23:16
Bits 15:8
Bits 7:0
CS
RT
TIM(15..8)
TIM(7..0)
NRP
TT
CON
NTP
Table 4-26 · General-Purpose Timer and Interrupt Mitigation Control Bit Functions
40
Bit
CSR11.31
CSR11.(30..27)
CSR11.(26..24)
Symbol
CS
TT
NTP
Function
Cycle size
Controls the time units for the transmit and receive timers according to the following:
1–
MII 100 Mbps mode – 5.12 μs
MII 10 Mbps mode – 51.2 μs
0–
MII 100 Mbps mode – 81.92 μs
MII 10 Mbps mode – 819.2 μs
Transmit timer
Controls the maximum time that must elapse between the end of a transmit operation
and the setting of the CSR5.TI (transmit interrupt) bit.
This time is equal to TT × (16 × CS).
The transmit timer is enabled when written with a nonzero value. After each frame
transmission, the timer starts to count down if it has not already started. It is reloaded
after every transmitted frame.
Writing 0 to this field disables the timer effect on the transmit interrupt mitigation
mechanism.
Reading this field gives the actual count value of the timer.
Number of transmit packets
Controls the maximum number of frames transmitted before setting the CSR5.TI
(transmit interrupt) bit.
The transmit counter is enabled when written with a nonzero value. It is decremented
after every transmitted frame. It is reloaded after setting the CSR5.TI bit.
Writing 0 to this field disables the counter effect on the transmit interrupt mitigation
mechanism.
Reading this field gives the actual count value of the counter.
v4.0
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