参数资料
| 型号： | CORE10/100-AR |
| 厂商： | Microsemi SoC |
| 文件页数： | 9/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 UNLIMITED RTL |
| 标准包装： | 1 |
| 系列： | * |
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Core10100 v4.0
Device Utilization and Performance
Table 5 · Core10100_AHBAPB Device Utilization and Performance for a 16-Bit Datapath
Family
Cells or Tiles
Combinatorial Sequential
Total
RAM
Utilization
Device Total
Performance
(MHz)
IGLOO/e
4,749
2,067
6,816
14
AGLE600
49%
30
ProASIC3
ProASIC3E
4,579
2,065
6,644
14
A3P600
48%
36
ProASIC3L
Fusion
4,620
2.065
6,685
14
AFS600
48%
46
ProASIC
PLUS
6,219
2,106
8,354
29
APA600
39%
25
Axcelerator
RTAX-S
3,054
3,036
2,166
2,161
5,220
5,197
13
13
AX1000
RTAX1000S
29%
28%
65
43
Table 6 · Core10100_AHBAPB Device Utilization and Performance for a 32-Bit Datapath
Family
Cells or Tiles
Combinatorial Sequential
Total
RAM
Utilization
Device Total
Performance
(MHz)
IGLOO/e
5,231
2,199
7,430
14
AGLE600
54%
30
ProASIC3
ProASIC3E
5,011
2,197
7,208
14
A3P600
53%
35
ProASIC3L
Fusion
ProASIC PLUS
Axcelerator
RTAX-S
5,169
6,625
3,340
3,380
2,195
2,243
2,348
2,359
7,364
8,897
5,688
5,739
14
29
13
13
AFS600
APA600
AX1000
RTAX1000S
53%
41%
31%
32%
35
25
56
45
Note: Data in the above tables was achieved using Actel Libero? Integrated Design Environment (IDE), using the
parameter settings given in Table 7 on page 10 . Performance is for Std. speed grade parts, was achieved using the
Core10100 macro alone, and represents the system clock (CLKDMA/HCLK) frequency. The CLKR and CLKT
clock domains are capable of operating at 25 MHz or 2.5 MHz, depending on the link speed. The CLKCSR/
PCLK clock domain is capable of operating in excess of CLKDMA/HCLK.
v4.0
9
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