参数资料
| 型号： | CORE10/100-AR |
| 厂商： | Microsemi SoC |
| 文件页数： | 82/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 UNLIMITED RTL |
| 标准包装： | 1 |
| 系列： | * |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页当前第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页
User Testbench Support Routines
Core10100 v4.0
task u1_write_data;
input count;
integer count;
input wa;
integer wa;
input[MAX_DATA_ARRAY_SIZE-1:0] wd;
The variable count is number of bytes, wa is the beginning address of the sequence data, and wd is an array storing the
written data.
Task u2_write_data
The task u2_write_data writes data into shared RAM unit 2, issued from the testbench. It is defined below:
task u2_write_data;
input count;
integer count;
input wa;
integer wa;
input[MAX_DATA_ARRAY_SIZE-1:0] wd;
The variable count is number of bytes, wa is the beginning address of the sequence data, and wd is an array storing the
written data.
Task u1_read_data
The task u1_read_data reads data from shared RAM unit 1, issued from the testbench. It is defined below:
task u1_read_data;
input count;
integer count;
input ra;
integer ra;
input[MAX_DATA_ARRAY_SIZE-1:0] rd;
The variable ra is the beginning address of the sequence data, rd is an array storing the written data, and re is the read
enable issued from the testbench.
Task u2_read_data
The task u2_read_data reads data from shared RAM unit 2, issued from the testbench. It is defined below:
task u2_read_data;
input count;
integer count;
input ra;
integer ra;
input[MAX_DATA_ARRAY_SIZE-1:0] rd;
The variable ra is the beginning address of the sequence data, rd is an array storing the written data, and re is the read
enable issued from the testbench.
Task u1_write_tx_descriptor
The task u1_write_tx_descriptor writes a transmit descriptor into shared RAM unit 1, issued from the testbench. It is
defined below:
task u1_write_tx_descriptor;
82
v4.0
相关PDF资料 |
PDF描述 |
|---|---|
| CORE1553BBC-AR | IP MODULE CORE1553 BUS CTLR |
| CORE1553BRT-AR | IP MODULE CORE1553 REMOTE TERM |
| CORE8051-AR | IP MODULE CORE8051 |
| COREFFT-RM | IP MODULE COREFFT |
| COREFIR-RM | IP MODULE COREFIR |
相关代理商/技术参数 |
参数描述 |
|---|---|
| CORE10GMAC-OM | 功能描述:HW/SW/OTHER 制造商:microsemi corporation 系列:* 零件状态:在售 标准包装:1 |
| CORE10GMAC-OMFL | 功能描述:HW/SW/OTHER 制造商:microsemi corporation 系列:* 零件状态:在售 标准包装:1 |
| CORE12X4 | 制造商:Bogen Communications 功能描述:12 X 4 MATRIX CONTROLLER |
| CORE1553BBC-AN | 功能描述:IP MODULE CORE1553 BUS CTLR RoHS:否 类别:编程器，开发系统 >> 软件 系列:* 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
| CORE1553BBC-AR | 功能描述:IP MODULE CORE1553 BUS CTLR RoHS:否 类别:编程器，开发系统 >> 软件 系列:* 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
发布紧急采购，3分钟左右您将得到回复。