参数资料
| 型号： | CORE10/100-AR |
| 厂商： | Microsemi SoC |
| 文件页数： | 5/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 UNLIMITED RTL |
| 标准包装： | 1 |
| 系列： | * |
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Introduction
Core10100 is a high-speed media access control (MAC) Ethernet controller ( Figure 1 ). It implements Carrier Sense
Multiple Access with Collision Detection (CSMA/CD) algorithms defined by IEEE 802.3 for MAC over an Ethernet
connection. Communication with an external host is implemented via a set of Control and Status registers and the
DMA controller for external shared RAM. For data transfers, Core10100 operates as a DMA master. It automatically
fetches from transmit data buffers and stores receive data buffers into external RAM with minimum CPU intervention.
Linked list management enables the use of various memory allocation schemes. Internal RAMs are used as configurable
FIFO memory blocks, and there are separate memory blocks for transmit and receive processes. The core has a generic
host-side interface that connects with external CPUs. This host interface can be configured to work with 8-, 16-, or
32-bit data bus widths with big- or little-endian byte ordering.
Transmit Data
RAM
Transmit
Transmit
Data
Interface
Data
Control
RMII/MII
Controller
Receive
Control
Receive
RMII/MII
Control
Interface
Control and Status
Registers and
Control Logic
Receive Data
RAM
Address
RAM
Figure 1 · Core10100 Block Diagram
Figure 2 shows a typical application using Core10100. Typical applications include LAN controllers, AFDX controllers,
and embedded systems. Figure 1-1 on page 11 shows the primary blocks of Core10100.
Shared
RAM
CPU
(8-, 16-, or 32-bit)
Data Interface Bus
Core10100
RMII/MII
PHY
Control Interface Bus
Figure 2 · Typical Core10100 Application
v4.0
Interface
5
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
|---|---|
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