参数资料
| 型号： | CORE10/100-AR |
| 厂商： | Microsemi SoC |
| 文件页数： | 91/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 UNLIMITED RTL |
| 标准包装： | 1 |
| 系列： | * |
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Core10100 v4.0
Core10100 Starts to Transmit on MII
Transmit Examples
1.
2.
3.
Core10100 starts to write to the Transmit Data RAM.
Core10100 reaches the transmit FIFO level (see Table 4-11 on page 30 ). Figure B-7 on page 91 shows that the
transmit FIFO threshold is set at 64 bytes, with sixteen 32-bit word writes.
Transmit starts on MII.
Note: t0 = CLKDMA period × FIFO threshold level / DATAWIDTH × 8 or
t0 = CLKDMA period × frame size / DATAWIDTH × 8 in store and forward mode, and
t1 = 3 × CLKDMA period + 5 × CLKT period.
1.
CLKDMA
CLKT
TWE
TWDATA[31:0] 0000 00 00
TWADDR[8:0] 000
TRADDR[8:0] 000
TRDATA[31:0]
t 0
2.
t 1
00000000
3.
TX_EN
TXD[3:0] F
Figure B-7 · Transmit FIFO Threshold and Start of Transmit on MII
Transmit on MII
1.
2.
3.
4.
Core10100 starts to transmit the preamble and SFD.
Core10100 sends the read address to the External Transmit Data RAM.
Core10100 reads the first 32 bits of data.
Core10100 starts to transmit the data
(3)
CLKT
(1)
(2) (4)
TRADDR[8:0]
TRDATA[31:0]
000
00000000
001
00000004
002
00000008
003
TX_EN
TXD[3:0] F
5
0
0
Figure B-8 · Transmit on MII
v4.0
91
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