参数资料
| 型号： | CORE10/100-AR |
| 厂商： | Microsemi SoC |
| 文件页数： | 94/106页 |
| 文件大小： | 0K |
| 描述： | IP CORE10/100 UNLIMITED RTL |
| 标准包装： | 1 |
| 系列： | * |
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Transmit and Receive Functional Timing Examples
Core10100 Receives and Writes Receive Data RAM
Core10100 Receives and Writes 32-Bit Receive Data RAM
Core10100 v4.0
1.
2.
3.
4.
Core10100 starts to receive the preamble.
Core10100 starts to receive the packet.
Core10100 starts to write the first 32-bit word into the receive FIFO.
Core10100 starts to write the second 32-bit word into the receive FIFO.
Note: t0 = 16 × CLKR period, t1 = 8 × CLKR period.
(1)
t 0
(2)
(3)
t 1
(4)
CLKR
RPS
RX_DV
RXD[3:0] 0
5
1
2
RWE
RWADDR[8:0] 000
001
002
Figure B-13 · Core10100 Receives and Writes Receive Data RAM
Core10100 Receives and Writes 16-Bit Receive Data RAM
1.
2.
3.
4.
Core10100 starts to receive the preamble.
Core10100 starts to receive the packet.
Core10100 starts to write the first 16-bit word into the receive FIFO.
Core10100 starts to write the second 16-bit word into the receive FIFO.
Note: t0 = 16 × CLKR period, t1 = 4 × CLKR period
(1)
t 0
(2)
(3)
t 1
(4)
CLKR
RX_DV
RWE
RXD[3:0] 0
5
0123456789
RWADDR[9:0] 000
RWDATA[15:0] FFF0
FFF5
001
002
Figure B-14 · Core10100 Receives and Writes 16-Bit Receive Data RAM
94
v4.0
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PDF描述 |
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