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参数资料
| 型号： | CY7C1248KV18-400BZXC |
| 厂商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分类： | SRAM |
| 英文描述： | 2M X 18 DDR SRAM, 0.45 ns, PBGA165 |
| 封装： | 13 X 15 MM, 1.40 MM HEIGHT, LEAD FREE, MO-216, FBGA-165 |
| 文件页数： | 13/28页 |
| 文件大小： | 907K |
| 代理商： | CY7C1248KV18-400BZXC |
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CY7C1246KV18, CY7C1257KV18
CY7C1248KV18, CY7C1250KV18
Document Number: 001-57834 Rev. *B
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Power Up Sequence in DDR II+ SRAM
DDR II+ SRAMs must be powered up and initialized in a
predefined manner to prevent undefined operations.
Power Up Sequence
■ Apply power and drive DOFF either HIGH or LOW (all other
inputs can be HIGH or LOW).
Apply VDD before VDDQ.
Apply VDDQ before VREF or at the same time as VREF.
Drive DOFF HIGH.
■ Provide stable DOFF (HIGH), power and clock (K, K) for 20 s
to lock the PLL.
PLL Constraints
■ PLL uses K clock as its synchronizing input. The input must
have low phase jitter, which is specified as tKC Var.
■ The PLL functions at frequencies down to 120 MHz.
■ If the input clock is unstable and the PLL is enabled, then the
PLL may lock onto an incorrect frequency, causing unstable
SRAM behavior. To avoid this, provide 20
s of stable clock to
relock to the desired clock frequency.
Figure 3. Power Up Waveforms
> 20 s Stable clock
Start Normal
Operation
DOFF
Stable (< +/- 0.1V DC per 50ns )
Fix HIGH (or tie to VDDQ)
K
DDQ
DD
V
/
DDQ
DD
V
/
Clock Start (Clock Starts after
Stable)
DDQ
DD
V
/
~ ~
~~
Unstable Clock
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PDF描述 |
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