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参数资料
| 型号： | DK-DEV-5AGXB3N/ES |
| 厂商： | Altera |
| 文件页数： | 10/39页 |
| 文件大小： | 0K |
| 描述： | ARRIA V DEVELOPMENT KIT |
| 标准包装： | 1 |
| 系列： | Arria V GX |
| 类型： | FPGA |
| 适用于相关产品： | Arria? V GX |
| 所含物品： | 板，线缆，文档，电源 |
| 其它名称： | 544-2743 |
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10
Available Options
AV-51001
2013.12.26
Available Options
Figure 3: Sample Ordering Code and Available Options for Arria V GZ Devices
Package Type
Embedded Hard IPs
M : 1 hard PCIe controller
Transceiver Count
Maximum channels
E : 12
H : 24
K : 36
F : FineLine BGA (FBGA)
H : Hybrid FBGA
Operating Temperature
C : Commercial (T J = 0° C to 85° C)
I
: Industrial (T J = -40° C to 100° C)
Family Signature
5A
GZ
M
E7
K
2
F
40
C
3
N
5A : Arria V
Optional Suffix
Indicates specific device
Family Variant
GZ : 12.5-Gbps transceivers
Package Code
29 : 780 pins
options or shipment method
N : Lead-free packaging
Contact Altera for availability
Member Code
E1 : 220K logic elements
E3 : 360K logic elements
E5 : 400K logic elements
E7 : 450K logic elements
Transceiver
Speed Grade
2 : 12.5 Gbps
3 : 10.3125 Gbps
35 : 1,152 pins
40 : 1,517 pins
of leaded options
L : Low-power device
FPGA Fabric
Speed Grade
3 (fastest)
4
Note: Low-power device option is available only for –3 speed grade at industrial temperature
Maximum Resources
Table 8: Maximum Resource Counts for Arria V GZ Devices
Resource
Logic Elements (LE) (K)
ALM
Register
E1
220
83,020
332,080
E3
360
135,840
543,360
Member Code
E5
400
150,960
603,840
E7
450
169,800
679,200
Memory (Kb)
M20K
MLAB
11,700
2,594
19,140
4,245
28,800
4,718
34,000
5,306
Variable-precision DSP Block
18 x 18 Multiplier
PLL
12.5 Gbps Transceiver
800
1,600
20
24
1,044
2,088
20
24
1,092
2,184
24
36
1,139
2,278
24
36
GPIO
(7)
414
414
674
674
LVDS
PCIe Hard IP Block
Transmitter
Receiver
99
108
1
99
108
1
166
168
1
166
168
1
(7)
The number of GPIOs does not include transceiver I/Os. In the Quartus II software, the number of user I/Os
includes transceiver I/Os.
Altera Corporation
Arria V Device Overview
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