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参数资料
| 型号： | DK-DEV-5AGXB3N/ES |
| 厂商： | Altera |
| 文件页数： | 29/39页 |
| 文件大小： | 0K |
| 描述： | ARRIA V DEVELOPMENT KIT |
| 标准包装： | 1 |
| 系列： | Arria V GX |
| 类型： | FPGA |
| 适用于相关产品： | Arria? V GX |
| 所含物品： | 板，线缆，文档，电源 |
| 其它名称： | 544-2743 |
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AV-51001
2013.12.26
PCS Features
29
PCS Support
(13)
Data Rates
Transmitter Data Path Feature
Receiver Data Path Feature
(Gbps)
CPRI (18)
0.6144 to 6.144 ?
?
?
?
Phase compensation FIFO
Byte serializer
8B/10B encoder
TX deterministic latency
?
?
?
?
Word aligner
8B/10B decoder
Byte deserializer
Phase compensation FIFO
Table 22: Transceiver PCS Features for Arria V GZ Devices
?
RX deterministic latency
Protocol
Data Rates
Transmitter Data Path Features
Receiver Data Path Features
(Gbps)
Custom PHY
GPON
0.6 to 9.80
1.25 and 2.5
?
?
?
?
?
Phase compensation FIFO
Byte serializer
8B/10B encoder
Bit-slip
Channel bonding
?
?
?
?
?
?
Word aligner
Deskew FIFO
Rate match FIFO
8B/10B decoder
Byte deserializer
Byte ordering
Custom 10G PHY
9.98 to 12.5
? TX FIFO
? Gear box
? RX FIFO
? Gear box
? Bit-slip
PCIe Gen1
?
Word aligner
(x1, x2 x4, x8)
?
?
Phase compensation FIFO
Byte serializer
?
?
Deskew FIFO
Rate match FIFO
PCIe Gen2
(x1, x2, x4, x8)
2.5 and 5.0
?
?
?
8B/10B encoder
Bit-slip
Channel bonding
?
?
?
8B/10B decoder
Byte deserializer,
Byte ordering
?
PIPE 2.0 interface to core logic ?
PIPE 2.0 interface to core
logic
PCIe Gen3
(x1, x2, x4, x8)
8.0
?
?
?
?
?
Phase compensation FIFO
128B/130B encoder
Scrambler
Gear box
Bit-slip
?
?
?
?
?
Block synchronization
Rate match FIFO
128B/130B decoder
Descrambler
Phase compensation FIFO
(13)
(18)
Data rates above 6.5536 Gbps up to 10.3125 Gbps, such as 10GBASE-R, are supported through the soft PCS.
CPRI data rates above 6.5536 Gbps, such as 9.8304 Gbps, are supported through the soft PCS.
Arria V Device Overview
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