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参数资料
| 型号： | DK-DEV-5AGXB3N/ES |
| 厂商： | Altera |
| 文件页数： | 15/39页 |
| 文件大小： | 0K |
| 描述： | ARRIA V DEVELOPMENT KIT |
| 标准包装： | 1 |
| 系列： | Arria V GX |
| 类型： | FPGA |
| 适用于相关产品： | Arria? V GX |
| 所含物品： | 板，线缆，文档，电源 |
| 其它名称： | 544-2743 |
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AV-51001
2013.12.26
Package Plan
15
HPS I/O
Resource
D3
208
Member Code
D5
208
LVDS
Transmitter
Receiver
120
136
120
136
PCIe Hard IP Block
FPGA Hard Memory Controller
HPS Hard Memory Controller
ARM Cortex-A9 MPCore Processor
2
3
1
Dual-core
2
3
1
Dual-core
Related Information
? High-Speed Differential I/O Interfaces and DPA in Arria V Devices chapter, Arria V Device Handbook
Provides the number of LVDS channels in each device package.
Describes 10 Gbps channels usage conditions and SFF-8431 compliance requirements.
Package Plan
Table 13: Package Plan for Arria V ST Devices
The HPS I/O counts are the number of I/Os in the HPS and does not correlate with the number of HPS-specific I/O
pins in the FPGA. Each HPS-specific pin in the FPGA may be mapped to several HPS I/Os.
Member
F896
(31 mm)
F1152
(35 mm)
F1517
(40 mm)
Code
FPGA
GPIO
HPS
I/O
XCVR
6 Gbps 10
Gbps
FPGA
GPIO
HPS
I/O
XCVR
6 Gbps 10
Gbps
FPGA
GPIO
HPS
I/O
6 Gbps
XCVR
10 Gbps
D3
D5
250
250
208
208
12
12
6
6
385
385
208
208
18
18
8
8
540
540
208
208
30
30
16
16
Arria V Device Overview
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Altera Corporation
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