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参数资料
| 型号： | DK-DEV-5AGXB3N/ES |
| 厂商： | Altera |
| 文件页数： | 25/39页 |
| 文件大小： | 0K |
| 描述： | ARRIA V DEVELOPMENT KIT |
| 标准包装： | 1 |
| 系列： | Arria V GX |
| 类型： | FPGA |
| 适用于相关产品： | Arria? V GX |
| 所含物品： | 板，线缆，文档，电源 |
| 其它名称： | 544-2743 |
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AV-51001
2013.12.26
Transceiver Channels
25
Arria V transceivers are designed to be compliant with a wide range of protocols and data rates.
Transceiver Channels
The transceivers are positioned on the left and right outer edges of the device. The transceiver channels
consist of the physical medium attachment (PMA), physical coding sublayer (PCS), and clock networks.
The following figures are graphical representations of a top view of the silicon die, which corresponds to a
reverse view for flip chip packages. Different Arria V devices may have different floorplans than the ones
shown in the figures.
Figure 9: Device Chip Overview for Arria V GX and GT Devices
I/O, LVDS, and Memory Interface
Hard Memory Controller
Hard
PCS
Hard
PCS
Hard
PCS
Transceiver
PMA
Transceiver
PMA
Transceiver
PMA
Transceiver
Individual Channels
Core Logic Fabric
and MLABs
M10K Internal
Memory Blocks
Arria V Device Overview
Send Feedback
Hard Memory Controller
I/O, LVDS, and Memory Interface
Variable-Precision
DSP Blocks
Altera Corporation
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PDF描述 |
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