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参数资料
| 型号： | DK-DEV-5AGXB3N/ES |
| 厂商： | Altera |
| 文件页数： | 13/39页 |
| 文件大小： | 0K |
| 描述： | ARRIA V DEVELOPMENT KIT |
| 标准包装： | 1 |
| 系列： | Arria V GX |
| 类型： | FPGA |
| 适用于相关产品： | Arria? V GX |
| 所含物品： | 板，线缆，文档，电源 |
| 其它名称： | 544-2743 |
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AV-51001
2013.12.26
Package Plan
13
HPS I/O
Resource
B3
208
Member Code
B5
208
LVDS
Transmitter
Receiver
120
136
120
136
PCIe Hard IP Block
FPGA Hard Memory Controller
HPS Hard Memory Controller
ARM Cortex-A9 MPCore Processor
2
3
1
Dual-core
2
3
1
Dual-core
Related Information
Provides the number of LVDS channels in each device package.
Package Plan
Table 11: Package Plan for Arria V SX Devices
The HPS I/O counts are the number of I/Os in the HPS and does not correlate with the number of HPS-specific I/O
pins in the FPGA. Each HPS-specific pin in the FPGA may be mapped to several HPS I/Os.
F896
F1152
F1517
Member Code
(31 mm)
(35 mm)
(40 mm)
FPGA
HPS I/O
XCVR
FPGA
HPS I/O
XCVR
FPGA
HPS I/O
XCVR
GPIO
GPIO
GPIO
B3
B5
250
250
208
208
12
12
385
385
208
208
18
18
540
540
208
208
30
30
Arria V ST
This section provides the available options, maximum resource counts, and package plan for the Arria V ST
devices.
The information in this section is correct at the time of publication. For the latest information and to get
more details, refer to the Altera Product Selector.
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