- 您现在的位置：买卖IC网 > PDF目录97869 > DS3134 (DALLAS SEMICONDUCTOR) DATACOM, FRAMER, PBGA256 PDF资料下载
参数资料
| 型号： | DS3134 |
| 厂商： | DALLAS SEMICONDUCTOR |
| 元件分类： | Digital Transmission Controller |
| 英文描述： | DATACOM, FRAMER, PBGA256 |
| 封装： | 27 X 27 MM, PLASTIC, BGA-256 |
| 文件页数： | 180/203页 |
| 文件大小： | 777K |
| 代理商： | DS3134 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页当前第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页
DS3134
78 of 203
SECTION 6: HDLC
6.1 GENERAL DESCRIPTION
The DS3134 contains two different types of HDLC controllers. Each port has a Slow HDLC Engine (type
#1) associated with it that can operate in either a channelized mode up to 8.192 Mbps or an unchannelized
mode at rates up to 10 Mbps. Ports 0 and 1 also have associated with them, an additional Fast HDLC
Engine (type #2) that is capable of operating in only an unchannelized fashion up to 52 Mbps. Via the
Layer One registers (see Section 5.2), the Host will determine which type of HDLC controller will be
used on a Port and if the HDLC controller is to be operated in either a channelized or unchannelized
mode. If the HDLC controller is to be operated in the channelized mode, then the Layer One registers
(see Section 5.3) will also determine which HDLC channels are associated with which DS0 channels. If
the Fast HDLC Engine is enabled on Port 0, then HDLC Channel 1 is assigned to it and likewise HDLC
Channel 2 will be assigned to the Fast HDLC Engine on Port 1 if it is enabled.
The HDLC controllers are capable of handling all the normal real-time tasks required. Table 6.1B lists all
of the functions supported by the Receive HDLC and Table 6.1C lists all of the functions supported by the
Transmit HDLC. Each of the 256 HDLC channels within Chateau are configured by the Host via the
Receive HDLC Channel Definition (RHCD) and Transmit Channel Definition (THCD) registers. There
is a separate RHCD and THCD register for each HDLC channel. The Host can access the RHCD and
THCD registers indirectly via the RHCDIS indirect select and THCDIS indirect select registers. See
Section 6.2 for details.
On the receive side, when the HDLC Block is processing a packet, one of the outcomes shown in
Table 6.1A will occur. For each packet, one of these outcomes will be reported in the Receive Done
Queue Descriptor (see Section 8.1.4 for details).
On the transmit side, when the HDLC Block is
processing a packet, an error in the PCI Block (parity or target abort) or transmit FIFO underflow will
cause the HDLC Block to send an Abort sequence (8 ones in a row) followed continuously by the selected
Interfill (either 7Eh or FFh) until the HDLC channel is reset by the transmit DMA Block (see Section
8.2.1 for details). This same sequence of events will occur even if the transmit HDLC channel is being
operated in the transparent mode. In the transparent mode, when the FIFO empties the device will send
either 7Eh or FFh.
Receive HDLC Packet Processing Outcomes Table 6.1A
Outcome
Criteria
EOF / Normal
Packet
Integral number of packets > min. & < max. is received & CRC is okay
EOF / Bad FCS
Integral number of packets > min. & < max. is received & CRC is bad
Abort Detected
Seven or more ones in a row detected
EOF / Too Few
Bytes
Less than 4 or 6 bytes received
Too Many Bytes
Greater than the packet maximum is received (if detection enabled)
EOF / Bad # of Bits
Not an integral number of bytes received
FIFO Overflow
Tried to write a byte into an already full FIFO
相关PDF资料 |
PDF描述 |
|---|---|
| DS3150QN | DATACOM, PCM TRANSCEIVER, PQCC28 |
| DS3150Q | DATACOM, PCM TRANSCEIVER, PQCC28 |
| DS3150TN | DATACOM, PCM TRANSCEIVER, PDIP48 |
| DS3150T | DATACOM, PCM TRANSCEIVER, PQFP48 |
| DS5000FP-12 | 8-BIT, 12 MHz, MICROCONTROLLER, PQFP80 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| DS-313PIN | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Analog Miscellaneous |
| DS-313-PIN | 功能描述:信号调节 RoHS:否 制造商:EPCOS 产品:Duplexers 频率:782 MHz, 751 MHz 频率范围: 电压额定值: 带宽: 阻抗:50 Ohms 端接类型:SMD/SMT 封装 / 箱体:2.5 mm x 2 mm 工作温度范围:- 30 C to + 85 C 封装:Reel |
| DS31400 | 制造商:MAXIM 制造商全称:Maxim Integrated Products 功能描述:8-Input, 14-Output, Dual DPLL Timing IC with Sub-ps Output Jitter |
| DS31400DK | 功能描述:时钟和定时器开发工具 DS31400 Dev Kit RoHS:否 制造商:Texas Instruments 产品:Evaluation Modules 类型:Clock Conditioners 工具用于评估:LMK04100B 频率:122.8 MHz 工作电源电压:3.3 V |
| DS31400GN | 功能描述:计时器和支持产品 Not Available From Mouser RoHS:否 制造商:Micrel 类型:Standard 封装 / 箱体:SOT-23 内部定时器数量:1 电源电压-最大:18 V 电源电压-最小:2.7 V 最大功率耗散: 最大工作温度:+ 85 C 最小工作温度:- 40 C 封装:Reel |
发布紧急采购，3分钟左右您将得到回复。