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参数资料
| 型号： | DS3134 |
| 厂商： | DALLAS SEMICONDUCTOR |
| 元件分类： | Digital Transmission Controller |
| 英文描述： | DATACOM, FRAMER, PBGA256 |
| 封装： | 27 X 27 MM, PLASTIC, BGA-256 |
| 文件页数： | 60/203页 |
| 文件大小： | 777K |
| 代理商： | DS3134 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页当前第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页
DS3134
152 of 203
Register Name:
PCMD0
Register Description: PCI Command / Status Register 0
Register Address:
0x004
lsb
STEPC
PARC
VGA
MWEN
SCC
MASC
MSC
IOC
Reserved (Read Only / set to all zeros)
FBBEN
PSEC
FBBCT
UDF
66 MHz
Reserved (Read Only / set to all zeros)
msb
PPE
PSE
MABT
TABTM
TABT
DTS1
DTS0
PARR
Note : Read only bits in the PCMD0 register are indicated above by being underlined. All other bits are
read-write.
The lower word (bits 0 to 15) of the PCMD0 register is the Command portion and is used for control of
the PCI bus. When all bits in the lower word are set to zero, then the device is logically disconnected
from the bus for all accesses except for accesses to the configuration registers. The upper word (bits 16 to
31) is the Status portion and it is used for status information. Reads to the Status portion behave normally
but writes are unique in that bits can be reset (i.e. forced to zero) but not set (i.e. forced to one). A bit in
the Status portion will be reset when a one is written to that bit position. Bit positions that have a zero
written to them will not be reset.
COMMAND BITS
Bit 0 / I/O Space Control (IOC). This read only bit is forced to zero by the device to indicate that it
does not respond to I/O Space accesses.
Bit 1 / Memory Space Control (MSC). This read/write bit controls whether or not the device will
respond to accesses by the PCI bus to the memory space (which is the internal device configuration
registers).
When this bit is set to zero, the device will ignore accesses attempted to the internal
configuration registers and when set to one; the device will allow accesses to the internal configuration
registers. This bit should be set to zero when the Local Bus is operated in the Configuration Mode. This
bit is force to zero when a hardware reset is initiated via the PRST* pin.
0 = ignore accesses to the internal device configuration registers
1 = allow accesses to the internal device configuration registers
Bit 2 / Master Control (MASC). This read/write bit controls whether or not the device can act as a
master on the PCI bus. When this bit is set to zero, the device cannot act as a master and when it is set to
one, the device can act as a bus master. This bit is forced to zero when a hardware reset is initiated via
the PRST* pin.
0 = deny the device from operating as a bus master
1 = allow the device to operate as a bus master
Bit 3 / Special Cycle Control (SCC). This read only bit is forced to zero by the device to indicate that it
cannot decode Special Cycle operations.
Bit 4 / Memory Write & Invalidate Command Enable (MWEN). This read only bit is forced to zero
by the device to indicate that it cannot generate the Memory Write and Invalidate command.
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PDF描述 |
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