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参数资料
| 型号： | DS3134 |
| 厂商： | DALLAS SEMICONDUCTOR |
| 元件分类： | Digital Transmission Controller |
| 英文描述： | DATACOM, FRAMER, PBGA256 |
| 封装： | 27 X 27 MM, PLASTIC, BGA-256 |
| 文件页数： | 52/203页 |
| 文件大小： | 777K |
| 代理商： | DS3134 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页当前第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页
DS3134
145 of 203
SECTION 9: PCI BUS
9.1 PCI GENERAL DESCRIPTION OF OPERATION
The PCI Block interfaces the DMA Block to an external high-speed bus. The PCI Block complies with
Revision 2.1 (June 1, 1995) of the PCI Local Bus Specification. HDLC packet data will always pass to
and from Chateau via the PCI bus. The user has the option to configure and monitor the internal device
registers either via the PCI bus (Local Bus Bridge mode) or via the Local Bus (Local Bus Configuration
mode). When the Local Bus Bridge mode is used, the Host on the PCI bus can also bridge to the Local
Bus and will set/monitor the PCI Configuration registers. When the Local Bus Configuration mode is
used, the CPU on the Local Bus will set/monitor the PCI Configuration registers.
The PCI Configuration registers (see Figure 9.1A) are described in detail in Section 9.2. The following is
a set of notes that apply to the PCI Configuration registers:
1. All unused locations (the shaded areas of Figure 9.1A) will return zeros when read
2. Read only locations can be written with either a one or zero with no affect
3. All bits are read/write unless otherwise noted.
PCI Configuration Memory Map Figure 9.1A
0x000
0x004
0x008
0x00C
0x010
0x03C
0x100
0x104
0x108
0x10C
0x110
Device ID
Vendor ID
Status
Command
Class Code
Revision ID
Header Type
Latency Timer
Base Address for Device Configuration
0x000
Max. Latency
Min. Grant
Interrupt Pin
Interrupt Line
Header Type
Device ID
Vendor ID
Status
Command
Class Code
Revision ID
0x00000
Base Address for Local Bus
Cache Line Size
Interrupt Pin
Interrupt Line
0x13C
pci_reg
相关PDF资料 |
PDF描述 |
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参数描述 |
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