参数资料
| 型号： | DS33ZH11+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 51/172页 |
| 文件大小： | 0K |
| 描述： | IC MAPPER ETHERNET 100CSBGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 7 |
| 应用： | 数据传输 |
| 接口： | 串行 |
| 电源电压： | 1.8V，2.5V，3.3V |
| 封装/外壳： | 100-LFBGA，CSPBGA |
| 供应商设备封装： | 100-CSBGA（10x10） |
| 包装： | 托盘 |
| 安装类型： | 表面贴装 |
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DS33Z11 Ethernet Mapper
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Figure 10-5 MII Transmit Functional Timing
TXD[3:0]
TX_EN
TX_CLK
P
R
E
A
E
M
B
L
E
F
C
S
Figure 10-6 MII Transmit Half Duplex with a Collision Functional Timing
TXD[3:0]
TX_EN
TX_CLK
P
R
E
A
M
B
L
E
J
CRS
COL
Receive Data (RXD[3:0]) is clocked from the external PHY synchronously with RX_CLK. The RX_CLK signal is
2.5 MHz for 10 Mbps operation and 25 MHz for 100 Mbps operation. RX_DV is asserted by the PHY from the first
nibble of the preamble in 100 Mbps operation or first nibble of SFD for 10 Mbps operation. The data on RXD[3:0]
is not accepted by the MAC if RX_DV is low or RX_ERR is high (in DTE mode). RX_ERR should be tied low
when in DCE Mode.
Figure 10-7 MII Receive Functional Timing
RXD[3:0]
RX_CLK
P
R
E
A
E
M
B
L
E
F
C
S
In RMII Mode, TX_EN is high with the first bit of the preamble. The TXD[1:0] is synchronous with the 50 MHz
REF_CLK. For 10 Mbps operation, the data bit outputs are updated every 10 clocks.
Figure 10-8 RMII Transmit Interface Functional Timing
TXD[1:0]
TX_EN
REF_CLK
P
R
E
A
M
B
L
E
F
C
S
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