参数资料
| 型号： | DS33ZH11+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 77/172页 |
| 文件大小： | 0K |
| 描述： | IC MAPPER ETHERNET 100CSBGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 7 |
| 应用： | 数据传输 |
| 接口： | 串行 |
| 电源电压： | 1.8V，2.5V，3.3V |
| 封装/外壳： | 100-LFBGA，CSPBGA |
| 供应商设备封装： | 100-CSBGA（10x10） |
| 包装： | 托盘 |
| 安装类型： | 表面贴装 |
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DS33Z11 Ethernet Mapper
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12.3 JTAG ID Codes
Table 12-2 ID Code Structure
DEVICE
REVISION
ID[31:28]
DEVICE CODE
ID[27:12]
MANUFACTURER’S CODE
ID[11:1]
REQUIRED
ID[0]
DS33Z11
0000
0000 0000 0110 0001
000 1010 0001
1
12.4 Test Registers
IEEE 1149.1 requires a minimum of two test registers; the bypass register and the boundary scan register. An
optional test register has been included with the DS33Z11 design. This test register is the identification register
and is used in conjunction with the IDCODE instruction and the Test-Logic-Reset state of the TAP controller.
12.5 Boundary Scan Register
This register contains both a shift register path and a latched parallel output for all control cells and digital I/O
cells and is n bits in length.
12.6 Bypass Register
This is a single one-bit shift register used in conjunction with the BYPASS, CLAMP, and HIGHZ instructions,
which provides a short path between JTDI and JTDO.
12.7 Identification Register
The identification register contains a 32-bit shift register and a 32-bit latched parallel output. This register is
selected during the IDCODE instruction and when the TAP controller is in the Test-Logic-Reset state.
12.8 JTAG Functional Timing
This functional timing for the JTAG circuits shows:
The JTAG controller starting from reset state
Shifting out the first 4 LSB bits of the IDCODE
Shifting in the BYPASS instruction (111) while shifting out the mandatory X01 pattern
Shifting the TDI pin to the TDO pin through the bypass shift register
An asynchronous reset occurs while shifting
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参数描述 |
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