- 您现在的位置：买卖IC网 > PDF目录1917 > DSP56303VL100B1 (Freescale Semiconductor)IC DSP 24BIT 100MHZ 196-BGA PDF资料下载
参数资料
| 型号： | DSP56303VL100B1 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 36/108页 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT 100MHZ 196-BGA |
| 标准包装： | 630 |
| 系列： | DSP563xx |
| 类型： | 定点 |
| 接口： | 主机接口，SSI，SCI |
| 时钟速率： | 100MHz |
| 非易失内存： | ROM（576 B） |
| 芯片上RAM： | 24kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 3.30V |
| 工作温度： | -40°C ~ 100°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 196-LBGA |
| 供应商设备封装： | 196-MAPBGA（15x15） |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页当前第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页
AC Electrical Characteristics
DSP56303 Technical Data, Rev. 11
Freescale Semiconductor
2-13
111
WR deassertion to data high impedance
—
0.25
× TC + 0.2
[1
≤WS ≤3]
1.25
× TC + 0.2
[4
≤WS ≤7]
2.25
× TC + 0.2
[WS > 8]
—
2.7
12.7
22.7
ns
112
Previous RD deassertion to data active (write)
—
1.25
× TC – 4.0
[1
≤WS ≤3]
2.25
× TC – 4.0
[4
≤WS ≤7]
3.25
× T
C – 4.0
[WS > 8]
8.5
18.5
28.5
—
ns
113
RD deassertion time
—
0.75
× T
C 4.0
[1
≤WS ≤3]
1.75
× TC 4.0
[4
≤WS ≤7]
2.75
× TC 4.0
[WS
≥ 8]
3.5
13.5
23.5
—
ns
114
WR deassertion time
—
0.5
× TC 4.0
[WS = 1]
TC 4.0
[2
≤WS ≤3]
2.5
× TC 4.0
[4
≤WS ≤7]
3.5
× TC 4.0
[WS
≥ 8]
1.0
6.0
21.0
31.0
—
ns
115
Address valid to RD assertion
—
0.5
× TC 4.0
1.0
—
ns
116
RD assertion pulse width
—
(WS + 0.25)
× T
C 4.0
8.5
—
ns
117
RD deassertion to address not valid
—
0.25
× TC 2.0
[1
≤WS ≤3]
1.25
× TC 2.0
[4
≤WS ≤7]
2.25
× T
C 2.0
[WS
≥ 8]
0.5
10.5
20.5
—
ns
118
TA setup before RD or WR deassertion4
—0.25
× T
C + 2.0
4.5
—
ns
119
TA hold after RD or WR deassertion
—
0
—
ns
Notes:
1.
WS is the number of wait states specified in the BCR. An expression is used to compute the number listed as the minimum or
maximum value, as appropriate.
2.
Timings 100, 107 are guaranteed by design, not tested.
3.
All timings for 100 MHz are measured from 0.5
× Vcc to 0.5 × Vcc.
4.
Timing 118 is relative to the deassertion edge of RD or WR even if TA remains asserted.
5.
VCC = 3.3 V ± 0.3 V; TJ = –40°C to +100°C, CL = 50 pF
Table 2-8.
SRAM Read and Write Accesses (Continued)
No.
Characteristics
Symbol
Expression1
100 MHz
Unit
Min
Max
相关PDF资料 |
PDF描述 |
|---|---|
| DSP56311VF150B1 | IC DSP 24BIT 150MHZ 196-BGA |
| DSP56321VF200R2 | IC DSP 24BIT 200MHZ 196-BGA |
| DSP56852VFE | IC DSP 16BIT 120MHZ 81-MAPBGA |
| DSP56854FGE | IC DSP 16BIT 120MHZ 128-LQFP |
| DSP56855BUE | IC DSP 16BIT 120MHZ 100-LQFP |
相关代理商/技术参数 |
参数描述 |
|---|---|
| DSP56304GC66 | 制造商:未知厂家 制造商全称:未知厂家 功能描述:24-Bit Digital Signal Processor |
| DSP56304GC80 | 制造商:未知厂家 制造商全称:未知厂家 功能描述:24-Bit Digital Signal Processor |
| DSP56304PV66 | 制造商:未知厂家 制造商全称:未知厂家 功能描述:24-Bit Digital Signal Processor |
| DSP56304PV80 | 制造商:未知厂家 制造商全称:未知厂家 功能描述:24-Bit Digital Signal Processor |
| DSP56305DS | 制造商:未知厂家 制造商全称:未知厂家 功能描述:DSP56305 Single Chip Channel Codec Digital Signal Processor Data Sheet |
发布紧急采购，3分钟左右您将得到回复。