参数资料
| 型号： | IP-SLITE2 |
| 厂商： | Altera |
| 文件页数： | 33/110页 |
| 文件大小： | 0K |
| 描述： | IP SERIALLITE II |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | SerialLite II 协议 |
| 许可证： | 初始许可证 |
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3–10
Chapter 3: Parameter Settings
Physical Layer Configuration
Figure 3–9. Streaming Broadcast Mode Block Diagram
Master FPGA
Slave FPGA N
Broadcastmessage
TX Tsvr 1
Shared TX
PHY
TX Tsvr 2
TX Tsvr N
Broadcastmessage
Broadcastmessage
Atlantic
Interface
RX PHY 1
RX PHY 2
RX PHY N
RX Tsvr 1
RX Tsvr 2
RX Tsvr N
CDR
SERDES
PHY
Layer
Atlantic
Interface
N-ret u rn
lanes
Clock Compensation
The clock compensation value determines when the clock compensation sequence is
inserted into, or deleted from, the high-speed serial data stream to compensate for
ppm frequency differences between different clock crystals when the Clock
Compensation option is enabled.
The frequency offset removal ( foffre ) block includes a FIFO buffer overflow status
output signal: err_rr_foffre_oflw. If this signal toggles, you may need to adjust the
ppm setting.
1
The Clock Compensation option is disabled if the value chosen for the Reference
Clock Frequency option does not equal data rate/ (transfer size* 10), and the
Receiver Only port type option is turned on.
Lane Polarity and Order Reversal
The SerialLite II protocol optionally allows the link to recover from some connection
problems. Lane polarity and lane order are reversed automatically.
Lane Polarity
Each lane consists of a differential pair of signals. It is possible for the positive and
negative sides of this pair to be reversed because of a layout error or because it
simplifies layout. The SerialLite II logic can compensate for such a reversed lane on
the receive side. This reversal occurs during link initialization and remains in place for
as long as the link is active.
For training sequence one, the TID field normally read as /T1/ (D10.2) is read as
/!T1/ (D21.5) when the lane polarity is inverted. Likewise for training sequence two,
the TID field normally read as /T2/ (D5.2) is read as /!T2/ (D26.5) when the lane
polarity is inverted. In these training sequences, the /COM/ character is followed by
seven valid data characters. The last character of the sequence is used to determine
the parity. If any of the parity identifiers in any lane is either /!T1/ (D21.5) or /!T2/
(D26.5), the receiver for that lane inverts the polarity.
SerialLite II MegaCore Function
User Guide
January 2014 Altera Corporation
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参数描述 |
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| IPSLU-AP010-5 | 功能描述:Pressure Sensor 10 PSI (68.95 kPa) Absolute Male - 1/4" (6.35mm) NPT 4 mA ~ 20 mA Probe 制造商:cynergy 3 系列:IPSLU 零件状态:有效 压力类型:绝对 工作压力:10 PSI（68.95 kPa） 输出类型:模拟电流 输出:4 mA ~ 20 mA 精度:±0.5% 电压 - 电源:9 V ~ 32 V 端口尺寸:公型 - 1/4"（6.35mm） NPT 端口样式:有螺纹 特性:放大输出，温度补偿 端子类型:连接器 最高压力:- 工作温度:-20°C ~ 80°C 封装/外壳:探头组件 供应商器件封装:探头组件 标准包装:1 |
| IPSLU-AP015-5 | 功能描述:Pressure Sensor 15 PSI (103.42 kPa) Absolute Male - 1/4" (6.35mm) NPT 4 mA ~ 20 mA Probe 制造商:cynergy 3 系列:IPSLU 零件状态:有效 压力类型:绝对 工作压力:15 PSI（103.42 kPa） 输出类型:模拟电流 输出:4 mA ~ 20 mA 精度:±0.5% 电压 - 电源:9 V ~ 32 V 端口尺寸:公型 - 1/4"（6.35mm） NPT 端口样式:有螺纹 特性:放大输出，温度补偿 端子类型:连接器 最高压力:- 工作温度:-20°C ~ 80°C 封装/外壳:探头组件 供应商器件封装:探头组件 标准包装:1 |
| IPSLUAT-AP005-5 | 功能描述:Pressure Sensor 5 PSI (34.47 kPa) Absolute Male - 1/4" (6.35mm) NPT 4 mA ~ 20 mA Cylinder, Threaded 制造商:cynergy 3 系列:IPSLU 零件状态:有效 压力类型:绝对 工作压力:5 PSI（34.47 kPa） 输出类型:模拟电流 输出:4 mA ~ 20 mA 精度:±0.5% 电压 - 电源:9 V ~ 32 V 端口尺寸:公型 - 1/4"（6.35mm） NPT 端口样式:有螺纹 特性:放大输出，温度补偿 端子类型:连接器 最高压力:75 PSI（517.11 kPa） 工作温度:-20°C ~ 80°C 封装/外壳:圆柱形，有螺纹 供应商器件封装:* 标准包装:1 |
| IPSLUAT-AP010-5 | 功能描述:Pressure Sensor 10 PSI (68.95 kPa) Absolute Male - 1/4" (6.35mm) NPT 4 mA ~ 20 mA Cylinder, Threaded 制造商:cynergy 3 系列:IPSLU 零件状态:有效 压力类型:绝对 工作压力:10 PSI（68.95 kPa） 输出类型:模拟电流 输出:4 mA ~ 20 mA 精度:±0.5% 电压 - 电源:9 V ~ 32 V 端口尺寸:公型 - 1/4"（6.35mm） NPT 端口样式:有螺纹 特性:放大输出，温度补偿 端子类型:连接器 最高压力:75 PSI（517.11 kPa） 工作温度:-20°C ~ 80°C 封装/外壳:圆柱形，有螺纹 供应商器件封装:* 标准包装:1 |
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