参数资料
| 型号： | IP-SLITE2 |
| 厂商： | Altera |
| 文件页数： | 42/110页 |
| 文件大小： | 0K |
| 描述： | IP SERIALLITE II |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | SerialLite II 协议 |
| 许可证： | 初始许可证 |
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Chapter 3: Parameter Settings
Link Layer Configuration
To calculate latency numbers in terms of time units, multiply the latency values in
Table 3–6. SerialLite II Flow Control Internal Latency
3–19
Internal Latency
tlate_fc_transmit
t_wd
tlate_fc_receive
Description
Latency that occurs during RX FIFO breach up to the
point where the associated flow control link
management packet is sent out on the link. This
includes the time for the core to generate the link
management packet and the time through the
transceiver.
Wire delay
Latency that occurs in the duration when the flow
24
Latency Value (cycles)
control link management packet reaches the
transceiver pins until the the core processes the
request.
23 + deskew cycles
tlate_stop_data
Overall system core latency (indicates the amount of
Regular data: 41
data that may still be in the system when the PAUSE
Priority data: 41 + seg_TX
+
begins). This data must still be stored in the RX FIFO. seg_RX (3)
(1) t_wd specifies the wire delay between the devices. This value depends on the data rate and trace lengths in the application.
(2) deskew cycles = 0 for single lane configuration;
deskew cycles = worst case lane to lane skew in the transceiver, refer to “SerialLite II Deskew Support” on page 4–6
(3) seg_TX and seg_RX are taken into account only for priority packets with retry-on-error feature. If a priority packet with retry-on-error feature
is in transfer, flow control begins immediately after the current segment of the priority packet has been sent.
seg_TX = [segment size/(TSIZE* TX_NUMBER_LANES)]
seg_RX = [segment size/(TSIZE* RX_NUMBER_LANES)]
The Segment size value is specified by users in the Parameters Settings tab on the Link Layer page.
The Threshold parameter must be set to a value such that the FIFO does not
completely empty during a flow control operation (this can cause inefficiencies in the
system), and leave enough room in the FIFO to ensure any remaining data in the
system can be safely stored in the FIFO without the FIFO overflowing.
The proper threshold value can be derived by subtracting the depth of the FIFO from
the total latency.
Total Latency = [ tlate_fc_transmit + t_wd + tlate_fc_receive +
tlate_stop_data] cycles
1
The ratio between one element and one cycle is equal to one. When you write one
element to the FIFO, it takes one clock cycle. Therefore one cycle is one element.
Therefore, the Threshold value should be set based on the following formula:
Threshold value = Total Depth of FIFO (elements) - Total Latency (clock cycles)]
January 2014
Altera Corporation
SerialLite II MegaCore Function
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参数描述 |
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| IPSLU-AP015-5 | 功能描述:Pressure Sensor 15 PSI (103.42 kPa) Absolute Male - 1/4" (6.35mm) NPT 4 mA ~ 20 mA Probe 制造商:cynergy 3 系列:IPSLU 零件状态:有效 压力类型:绝对 工作压力:15 PSI（103.42 kPa） 输出类型:模拟电流 输出:4 mA ~ 20 mA 精度:±0.5% 电压 - 电源:9 V ~ 32 V 端口尺寸:公型 - 1/4"（6.35mm） NPT 端口样式:有螺纹 特性:放大输出，温度补偿 端子类型:连接器 最高压力:- 工作温度:-20°C ~ 80°C 封装/外壳:探头组件 供应商器件封装:探头组件 标准包装:1 |
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