参数资料
型号: IS61QDB21M36-300M3
元件分类: SRAM
英文描述: 1M X 36 DDR SRAM, PBGA165
封装: 15 X 17 MM, 1 MM PITCH, LFBGA-165
文件页数: 13/27页
文件大小: 649K
代理商: IS61QDB21M36-300M3
20
Integrated Silicon Solution, Inc. — 1-800-379-4774
Rev. H
1/6/2010
36 Mb (1M x 36 & 2M x 18)
QUAD (Burst of 2) Synchronous SRAMs
IEEE 1149.1 TAP and Boundary Scan
The SRAM provides a limited set of JTAG functions to test the interconnection between SRAM I/Os and
printed circuit board traces or other components. There is no multiplexer in the path from I/O pins to the RAM
core.
In conformance with IEEE Standard 1149.1, the SRAM contains a TAP controller, instruction register,
boundary scan register, bypass register, and ID register.
The TAP controller has a standard 16-state machine that resets internally on power-up. Therefore, a TRST
signal is not required.
Signal List
TCK: test clock
TMS: test mode select
TDI: test data-in
TDO: test data-out
JTAG DC Operating Characteristics (
Over the operating temperature range.)
Operates with JEDEC Standard 8-5 (1.8V) logic signal levels
Parameter
Symbol
Minimum
Typical
Maximum
Units
Notes
JTAG input high voltage
VIH1
1.3
VDD+0.3
V
1
JTAG input low voltage
VIL1
-0.3
0.5
V
1
JTAG output high level
VOH1
VDD-0.4
VDD
V1, 2
JTAG output low level
VOL1
VSS
0.4
V
1, 3
1. All JTAG inputs and outputs are LVTTL-compatible.
2. IOH1 ≥ -|2mA|
3. IOL1 ≥ +|2mA|.
JTAG AC Test Conditions (VDD = 1.8V -5%, +5%. Over the operating temperature range)
Parameter
Symbol
Conditions
Units
Input pulse high level
VIH1
1.3
V
Input pulse low level
VIL1
0.5
V
Input rise time
TR1
1.0
ns
Input fall time
TF1
1.0
ns
Input and output timing reference level
0.9
V
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