参数资料
| 型号： | MAX9979EVKIT+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 51/60页 |
| 文件大小： | 0K |
| 描述： | EVAL KIT MAX9979 |
| 标准包装： | 1 |
| 系列： | * |
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Dual 1.1Gbps Pin Electronics with Integrated
PMU and Level-Setting DACs
Table 18. Register Address Bits
BITS
REGISTER
A3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
A2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
A1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
A0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
A6 = 0
DCL control
DHV level
DLV level
DTV level
CHV level/PMU IVMAX
CLV level/PMU IVMIN
CPHV level
CPLV level
PMU control
VIN level
VCOM level
VLDH level
VLDL level
VIOS/IIOS* level
CLAMPHI/VHH level
CLAMPLO level
A6 = 1
DCL calibration
DHV calibration
DLV calibration
DTV calibration
CHV calibration
CLV calibration
CPHV calibration
CPLV calibration
—
VIN calibration
VCOM calibration
VLDH calibration
VLDL calibration
VIOS/IIOS* calibration
CLAMPHI/VHH calibration
CLAMPLO calibration
*Channel 0 register programs the VIOS level; channel 1 register programs the IIOS level. Select channels with bits A4 and A5.
Table 19. Data Bit Assignments*
BIT
DCL CONTROL
REGISTER**
DCL
CALIBRATION
REGISTER**
PMU CONTROL
REGISTER**
LEVEL-SETTER
REGISTER
DAC GAIN AND OFFSET
CALIBRATION REGISTERS
VIN ALL OTHERS
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
SC0
SC1
LLEAKS
TMSEL
LDDIS
INVERT
DIFFERENTIAL
LDCAL
ENVHHS
TMUX0 = 0
TMUX1 = 0
RO0
RO1
RO2
RO3
HYST0
HYST1
HYST2
CDRP0
CDRP1
CDRP2
—
FMODE_
MMODE_
RS0_
RS1_
RS2_
CLENABLE_
HIZFORCE_
HIZMEASS_
DISABLE_
PMUSENSE_
HYSTEN_
Bit 0 (LSB)
Bit 1
Bit 2
Bit 3
Bit 4
Bit 5
Bit 6
Bit 7
Bit 8
Bit 9
Bit 10
OCAL0
OCAL1
OCAL2
OCAL3
OCAL4
OCAL5
OCAL6
OCAL7
GCAL0
GCAL1
GCAL2
OCAL0
OCAL1
OCAL2
OCAL3
OCAL4
OCAL5
OCAL6
OCAL7
GCAL0
GCAL1
GCAL2
*The data bits enter the shift register in the order, MSB to LSB.
**The DCL control, DCL calibration, and PMU control registers default to 0x0004, 0x0008, and 0x0003 respectively at power-up.
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