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参数资料
| 型号： | MSC8103VT1100F |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 49/104页 |
| 文件大小： | 0K |
| 描述： | IC DSP 16BIT 275MHZ 332-FCPBGA |
| 标准包装： | 90 |
| 系列： | StarCore |
| 类型： | SC140 内核 |
| 接口： | 通信处理器模块（CPM） |
| 时钟速率： | 275MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 512kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.60V |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 332-BFBGA，FCPBGA |
| 供应商设备封装： | 332-FCBGA（17x17） |
| 包装： | 托盘 |
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AC Timings
MSC8103 Network Digital Signal Processor, Rev. 12
Freescale Semiconductor
2-9
2.6.4
Reset Timing
The MSC8103 has several inputs to the reset logic:
Power-on reset (PORESET)
External hard reset (HRESET)
External soft reset (SRESET)
Asserting an external PORESET causes concurrent assertion of an internal PORESET signal, HRESET, and SRESET.
When the external PORESET signal is deasserted, the MSC8103 samples several configuration pins:
RSTCONF—determines whether the MSC8103 is a master (0) or slave (1) device
DBREQ—determines whether to operate in normal mode (0) or invoke the SC140 debug mode (1)
HPE—disable (0) or enable (1) the host port (HDI16)
BTM[0–1]—boot from external memory (00) or the HDI16 (01)
All these reset sources are fed into the reset controller, which takes different actions depending on the source of the
reset. The reset status register indicates the last sources to cause a reset. Table 2-12 describes reset causes.
Table 2-11.
Clock Ranges
Clock
Symbol
Maximum Rated Core Frequency
All
Max. Values for SC140 Clock Rating of:
Min
275 MHz
300 MHz
Input Clock
CLKIN
18 MHz
91.67 MHz
100 MHz
SPLL MF Clock
SPLLMFCLK
18 MHz
34.38 MHz
37.5 MHz
Bus/Output
BCLK
CLKOUT
18 MHz
91.67 MHz
100 MHz
Serial Communications Controller
SCLK
35 MHz
91.67 MHz
100 MHz
Communications Processor Module
CPMCLK
70 MHz
183.3 MHz
200 MHz
SC140 Core
DSPCLK
72 MHz
275 MHz
300 MHz
Baud Rate Generator
For BRG DF = 4
For BRG DF = 16 (default)
For BRG DF = 64
For BRG DF = 256
BRGCLK
36 MHz
9 MHz
2.25 MHz
562.5 KHz
91.67 MHz
22.91 MHz
5.73 MHz
1.43 MHz
100 MHz
25 MHz
6.25 MHz
1.56 MHz
Table 2-12.
Reset Causes
Name
Direction
Description
Power-on reset
(PORESET)
Input
PORESET initiates the power-on reset flow that resets all the MSC8103s and configures
various attributes of the MSC8103, including its clock mode.
Hard reset
(HRESET)
Input/Output
The MSC8103 can detect an external assertion of HRESET only if it occurs while the
MSC8103 is not asserting reset. During HRESET, SRESET is asserted. HRESET is an open-
drain pin.
Soft reset
(SRESET)
Input/Output
The MSC8103 can detect an external assertion of SRESET only if it occurs while the
MSC8103 is not asserting reset. SRESET is an open-drain pin.
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参数描述 |
|---|---|
| MSC8103VT1200F | 功能描述:IC DSP 16BIT 300MHZ 332-FCPBGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - DSP（数字式信号处理器） 系列:StarCore 标准包装:2 系列:StarCore 类型:SC140 内核 接口:DSI，以太网，RS-232 时钟速率:400MHz 非易失内存:外部 芯片上RAM:1.436MB 电压 - 输入/输出:3.30V 电压 - 核心:1.20V 工作温度:-40°C ~ 105°C 安装类型:表面贴装 封装/外壳:431-BFBGA，FCBGA 供应商设备封装:431-FCPBGA（20x20） 包装:托盘 |
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