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参数资料
| 型号： | MSC8103VT1100F |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 56/104页 |
| 文件大小： | 0K |
| 描述： | IC DSP 16BIT 275MHZ 332-FCPBGA |
| 标准包装： | 90 |
| 系列： | StarCore |
| 类型： | SC140 内核 |
| 接口： | 通信处理器模块（CPM） |
| 时钟速率： | 275MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 512kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.60V |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 332-BFBGA，FCPBGA |
| 供应商设备封装： | 332-FCBGA（17x17） |
| 包装： | 托盘 |
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AC Timings
MSC8103 Network Digital Signal Processor, Rev. 12
Freescale Semiconductor
2-15
Table 2-16.
AC Timing for SIU Inputs
No.
Characteristic
Value2
Units
10
Hold time for all signals after the 50% level of the DLLIN rising edge
0.5
ns
11a
ABB/AACK set-up time before the 50% level of the DLLIN rising edge
3.5
ns
11b
DBG/DBB/BR/TC set-up time before the 50% level of the DLLIN rising edge
5.0
ns
11c
ARTRY set-up time before the 50% level of the DLLIN rising edge
4.0
ns
11d
TA set-up time before the 50% level of the DLLIN rising edge
Pipeline mode
Non-pipeline mode
3.5
4.0
ns
11e
TEA set-up time before the 50% level of the DLLIN rising edge
Pipeline mode
Non-pipeline mode
4.0
3.0
ns
11f
PSDVAL set-up time before the 50% level of the DLLIN rising edge
Pipeline mode
Non-pipeline mode
3.5
ns
11g
TS set-up time before the 50% level of the DLLIN rising edge
5.0
ns
11h
BG set-up time before the 50% level of the DLLIN rising edge
4.5
ns
12
Data bus set-up time before the 50% level of the DLLIN rising edge in Normal
Pipeline mode
Non-pipeline mode
2.5
5.0
ns
13
Data bus set-up time before the 50% level of the DLLIN rising edge in ECC and PARITY modes
Pipeline mode
Non-pipeline mode
2.5
8.0
ns
14
DP set-up time before the 50% level of the DLLIN rising edge
Pipeline mode
Non-pipeline mode
4.0
9.0
ns
15a
Address bus set-up time before the 50% level of the DLLIN rising edge
Extra cycle mode (SIUBCR[EXDD] = 0)
Non-extra cycle mode (SIUBCR[EXDD] = 1)
5.0
8.0
ns
15b
Address attributes: TT/TBST/TSIZ/GBL set-up time before the 50% level of the DLLIN rising edge
Extra cycle mode (SIUBCR[EXDD] = 0)
Non-extra cycle mode (SIUBCR[EXDD] = 1)
5.0
5.5
ns
161
PUPMWAIT/IRQ signals set-up time before the 50% level of the DLLIN rising edge
3.0
ns
Notes:
1.
The set-up time for these signals is for synchronous operation. Any set-up time can be used for asynchronous operation.
2.
Input specifications are measured from the 50% level of the rising edge of DLLIN to the 50% level of the signal. Timings are
measured at the pin.
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PDF描述 |
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| EMM44DSXS | CONN EDGECARD 88POS DIP .156 SLD |
相关代理商/技术参数 |
参数描述 |
|---|---|
| MSC8103VT1200F | 功能描述:IC DSP 16BIT 300MHZ 332-FCPBGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - DSP（数字式信号处理器） 系列:StarCore 标准包装:2 系列:StarCore 类型:SC140 内核 接口:DSI，以太网，RS-232 时钟速率:400MHz 非易失内存:外部 芯片上RAM:1.436MB 电压 - 输入/输出:3.30V 电压 - 核心:1.20V 工作温度:-40°C ~ 105°C 安装类型:表面贴装 封装/外壳:431-BFBGA，FCBGA 供应商设备封装:431-FCPBGA（20x20） 包装:托盘 |
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