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参数资料
| 型号： | MSC8144ADS |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 38/80页 |
| 文件大小： | 0K |
| 描述： | ADS FOR MSC8144 DEVICE |
| 标准包装： | 1 |
| 类型： | DSP |
| 适用于相关产品： | MSC8144 |
| 所含物品： | AMC 卡、电源、缆线、USB TAP、硬件和说明文档 |
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Electrical Characteristics
Table 19. Timing for a Reset Configuration Write (continued)
No.
Characteristics
Expression
Max
Min
Unit
2
Delay from de-assertion of external PORESET to HRESET deassertion for
external pins and hard coded RCW
? 33 MHz <= CLKIN < 66 MHz
? 66 MHz <= CLKIN <= 133 MHz
15369/CLKIN
34825/CLKIN
615
528
233
262
μ s
μ s
Delay from de-assertion of external PORESET to HRESET deassertion for
loading RCW the I 2 C interface
? 33 MHz <= CLKIN < 44 MHz
? 44 MHz <= CLKIN < 66 MHz
? 66 MHz <= CLKIN < 100 MHz
? 100 MHz <= CLKIN < 133 MHz
92545/CLKIN
107435/CLKIN
124208/CLKIN
157880/CLKIN
3702
2441
1882
1579
2103
1627
1242
1187
μ s
μ s
μ s
μ s
3
Delay from HRESET deassertion to SRESET deassertion
? REFCLK = 33 MHz to 133 MHz
16/CLKIN
640
120
ns
Note:
Timings are not tested, but are guaranteed by design.
RCW_SRC2,RCW_SRC1,RCW_SRC0,STOP_BS and RCFG_CLKIN_RNG
1
pins must be valid
PORESET
Input
HRESET
Output (I/O)
2
SRESET
Output (I/O)
Reset configuration write
sequence during this
period.
Figure 7. Timing for a Reset Configuration Write
See also Reset Errata for PLL lock and reset duration.
MSC8144 Quad Core Digital Signal Processor Data Sheet, Rev. 16
38
3
Freescale Semiconductor
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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