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参数资料
| 型号： | PM4314 |
| 厂商： | PMC-SIERRA INC |
| 元件分类： | 数字传输电路 |
| 英文描述： | QUAD T1/E1 LINE INTERFACE DEVICE |
| 中文描述： | DATACOM, PCM TRANSCEIVER, PQFP128 |
| 封装： | 14 X 20 MM, PLASTIC, QFP-128 |
| 文件页数： | 98/170页 |
| 文件大小： | 823K |
| 代理商： | PM4314 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页当前第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页
PM4314 QDSX
DATA SHEET
PMC-950857
ISSUE 5
QUAD T1/E1 LINE INTERFACE DEVICE
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
86
OVRE,UNDE:
The OVRE and UNDE bits control the generation of an interrupt on the
microprocessor INTB pin when a FIFO error event occurs. When OVRE or
UNDE is set to logic 1, an overrun event or underrun event, respectively, is
allowed to generate an interrupt on the INTB pin. When OVRE or UNDE is
set to logic 0, the FIFO error events are disabled from generating an interrupt.
SYNC:
The SYNC bit enables the PLL to synchronize the phase delay between the
FIFO input and output data to the phase delay between reference clock input
and smooth output clock at the PLL. For example, if the PLL is operating so
that the smooth output clock lags the reference clock by 24 UI, then the
synchronization pulses that the PLL sends to the FIFO will force its output
data to lag its input data by 24 UI.
LIMIT:
The LIMIT bit enables the PLL to limit the jitter attenuation by enabling the
FIFO to increase or decrease the frequency of the smooth output clock
whenever the FIFO is within one unit interval (UI) of overflowing or
underflowing. This limiting of jitter ensures that no data is lost during high
phase shift conditions. When LIMIT is set to logic 1, the PLL jitter attenuation
is limited. When LIMIT is set to logic 0, the PLL is allowed to operate normally.
相关PDF资料 |
PDF描述 |
|---|---|
| PM4314-RI | QUAD T1/E1 LINE INTERFACE DEVICE |
| PM4318 | OCTAL E1/T1/J1 LINE INTERFACE DEVICE |
| PM4318-BI | OCTAL E1/T1/J1 LINE INTERFACE DEVICE |
| PM4319 | OCTAL T1/E1/J1 Short Haul Line Interface Device |
| PM4325 | Octal Short Haul T1/E1/J1 Low Latency Transport Line Interface |
相关代理商/技术参数 |
参数描述 |
|---|---|
| PM4314-RI | 制造商:PMC-Sierra 功能描述: |
| PM43-150M | 功能描述:固定电感器 15uH 20% RoHS:否 制造商:AVX 电感:10 uH 容差:20 % 最大直流电流:1 A 最大直流电阻:0.075 Ohms 工作温度范围:- 40 C to + 85 C 自谐振频率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接类型:SMD/SMT 封装 / 箱体:6.6 mm x 4.45 mm |
| PM43-150M-RC | 功能描述:固定电感器 15uH 20% RoHS:否 制造商:AVX 电感:10 uH 容差:20 % 最大直流电流:1 A 最大直流电阻:0.075 Ohms 工作温度范围:- 40 C to + 85 C 自谐振频率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接类型:SMD/SMT 封装 / 箱体:6.6 mm x 4.45 mm |
| PM4318 | 制造商:PMC 制造商全称:PMC 功能描述:OCTAL E1/T1/J1 LINE INTERFACE DEVICE |
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