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参数资料
| 型号： | PM73121-RI |
| 厂商： | PMC-SIERRA INC |
| 元件分类： | 数字传输电路 |
| 英文描述： | AAL1 Segmentation And Reassembly Processor |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PQFP240 |
| 封装： | QFP-240 |
| 文件页数： | 197/223页 |
| 文件大小： | 2300K |
| 代理商： | PM73121-RI |
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PMC-Sierra, Inc.
PM73121AAL1gator II
L
PMC-980620
,VVXH
AAL1 SAR Processor
Data Sheet
35235,(7$5<$1'&21),'(17,$/7230&6,(55$,1&$1')25,76&86720(56,17(51$/86(
8.7
UDF-HS Mode SRTS-Based Clock Recovery Application for DS3
While the AAL1gator II has built-in SRTS clock recovery for T1/E1 rates, external circuitry is
required for DS3/E3 rates in UDF-HS mode. SRTS-based clock recovery can be accomplished
with the circuitry shown in Figure 92. The circuit generates a clock at the 44.736 MHz DS3
frequency.
This circuit functions as follows. The AAL1gator II asserts SRTS_STRB indicating a new SRTS
nibble is available on SRTS_DOUT. In UDF-HS mode, the SRTS_STRB and SRTS_DOUT
signals are driven from the rising edge of N_CLK, thus SRTS_STRB should be used to clock the
SRTS_DOUT nibble in D-type flip flops. Once latched, a lookup table (refer to Table 25) is used
to convert the SRTS_DOUT nibble into an 8-bit code to drive an Analog Devices’ AD7801 8-bit
Digital-to-Analog Converter (DAC). The DAC output voltage then controls the ECLIPTEK
EC3125 Voltage Controlled Oscillator (VCO), which has a 44.736 MHz center frequency. The
resulting DS3 clock rate is then fed to the AAL1gator II TL_CLK(0) input and the LIU. The N_
CLK must be network derived, but the SYS_CLK does not need to be network derived.
Figure 92. SRTS-Based Clock Recovery Circuit
Table 25. Memory Interface System Clock Operating Conditions
SRTS_DOUT
(Binary)
8-Bit DAC Code
(Hex)
0111
E7
0110
CD
0101
C0
VCC
AAL1gator II
(PM73121)
TL_CLK(0)
VCO
(EC3125)*
Network-
Derived
77.76 MHz
D0-D7
N_CLK
SRTS_STRB
SRTS_DOUT
VOUT
DAC
(AD7801)*
SRTS
EPLD
Ref In
4
8
To LIU
*NOTE:
Manufacturer’s data sheets are subject to change.
Please confirm specifications before using this part.
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PDF描述 |
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