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参数资料
| 型号： | PSD835G2V-A-20J |
| 厂商： | 意法半导体 |
| 英文描述： | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| 中文描述： | 在8片位微控制器可配置存储系统 |
| 文件页数： | 64/110页 |
| 文件大小： | 570K |
| 代理商： | PSD835G2V-A-20J |
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PSD835G2
PSD8XX Family
63
The
PSD4000
Functional
Blocks
(cont.)
I
DATA OUT
REG.
D
Q
D
G
Q
D
Q
D
Q
WR
WR
WR
ADDRESS
EXT. CS (PORT F)
ENABLE PRODUCT TERM (.OE)
ALE
READ MUX
P
D
B
CONTROL REG.
DIR REG.
ENABLE OUT
CPLD INPUT (PORT F)
ISP OR BATTERY BACK-UP (PORT E)
DATA IN
OUTPUT
SELECT
OUTPUT
MUX
PORT PIN
DATA OUT
ADDRESS
A[7:0] OR A[15:8]
CONFIGURATION
BIT
Figure 28. Ports E, F and G Structure
9.4.8 Port F – Functionality and Structure
Port F can be configured to perform one or more of the following functions:
J
MCU I/O Mode
J
CPLD Output – external chip select ECS[7:0] can be connected to Port F (or Port C).
J
CPLD Input – as direct input ot the CPLD array.
J
Address In – additional high address inputs. Direct input to the CPLD array, no Input
Micro
Cells latching is available.
J
Latched Address Out – Provide latched address out per Table 29.
J
Slew Rate – pins can be set up for fast slew rate.
J
Data Port – connected to D[7:0] when Port F is configured as Data Port for a
non-multiplexed bus.
J
Peripheral I/O Mode
9.4.9 Port G – Functionality and Structure
Port G can be configured to perform one or more of the following functions:
J
MCU I/O Mode
J
Latched Address Out – provide latched address out per Table 29.
J
Open Drain – pins can be configured in Open Drain Mode
相关PDF资料 |
PDF描述 |
|---|---|
| PSD835G2V-A-20JI | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| PSD835G2V-A-20M | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| PSD835G2V-A-20MI | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| PSD835G2V-A-20U | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| PSD853F2-70J | 功能描述:SPLD - 简单可编程逻辑器件 5.0V 1M 70ns RoHS:否 制造商:Texas Instruments 逻辑系列:TICPAL22V10Z 大电池数量:10 最大工作频率:66 MHz 延迟时间:25 ns 工作电源电压:4.75 V to 5.25 V 电源电流:100 uA 最大工作温度:+ 75 C 最小工作温度:0 C 安装风格:Through Hole 封装 / 箱体:DIP-24 |
| PSD853F2-70M | 功能描述:CPLD - 复杂可编程逻辑器件 5.0V 1M 70ns RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| PSD853F2-90J | 功能描述:CPLD - 复杂可编程逻辑器件 5.0V 1M 90ns RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| PSD853F2-90JI | 功能描述:CPLD - 复杂可编程逻辑器件 5.0V 1M 90ns RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| PSD853F2-90M | 功能描述:CPLD - 复杂可编程逻辑器件 5.0V 1M 90ns RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
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