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参数资料
| 型号： | PSD835G2V-A-20J |
| 厂商： | 意法半导体 |
| 英文描述： | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| 中文描述： | 在8片位微控制器可配置存储系统 |
| 文件页数： | 89/110页 |
| 文件大小： | 570K |
| 代理商： | PSD835G2V-A-20J |
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PSD8XX Family
PSD835G2
88
-90
-12
PT
Aloc
TURBO
OFF
Slew
Rate
Symbol
Parameter
Conditions
Min
Max
Min
Max
Unit
Maximum Frequency
External Feedback
Maximum Frequency
Internal Feedback (f
CNTA
)
Maximum Frequency
Pipelined Data
Input Setup Time
Input Hold Time
Clock High Time
Clock Low Time
Clock to Output Delay
GPLD Array Delay
1/(t
SA
+t
COA
)
23.8
20.8
MHz
f
MAXA
1/(t
SA
+t
COA
–10)
31.25
26.3
MHz
1/(t
CHA
+t
CLA
)
38.4
30.3
MHz
t
SA
t
HA
t
CHA
t
CLA
t
COA
t
ARD
t
MINA
8
10
12
18
15
Add 4 Add 20
ns
ns
ns
ns
ns
ns
10
15
12
Add 20
Add 20
Add 20 Sub 6
34
23
38
27
Any Micro
Cell
1/f
CNTA
Add 4
Minimum Clock Period
32
38
ns
GPLD Micro
Cell Asynchronous Clock Mode Timing
(3.0 V to 3.6 V Versions)
NOTE:
1. Inputs from Port A, B, and C relative to register/latch clock from the PLD. ALE latch timings refer to t
AVLX
and t
LXAX
.
-90
-12
PT
Aloc
TURBO
OFF
Symbol
Parameter
Conditions
Min
Max
Min
Max
Unit
t
IS
t
IH
t
INH
t
INL
Input Setup Time
(Note 1)
0
0
ns
Input Hold Time
(Note 1)
20
23
Add 20
ns
NIB Input High Time
(Note 1)
13
13
ns
NIB Input Low Time
(Note 1)
12
13
ns
t
INO
NIB Input to Combinatorial
Delay
(Note 1)
46
62
Add 4
Add 20
ns
Input Micro
Cell Timing
(3.0 V to 3.6 V Versions)
PSD835G2 AC/DC Parameters – GPLD Timing Parameters
(3.0 V to 3.6 V Versions)
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PDF描述 |
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参数描述 |
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| PSD853F2-70M | 功能描述:CPLD - 复杂可编程逻辑器件 5.0V 1M 70ns RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
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| PSD853F2-90JI | 功能描述:CPLD - 复杂可编程逻辑器件 5.0V 1M 90ns RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
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