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参数资料
| 型号： | S1C17651B00E10M |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 2 MHz, RISC MICROCONTROLLER, PBGA |
| 文件页数： | 18/216页 |
| 文件大小： | 1784K |
| 代理商： | S1C17651B00E10M |
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14 WATCHDOG TIMER (WDT)
S1C17651 TECHNICAL MANUAL
Seiko Epson Corporation
14-1
Watchdog Timer (WDT)
14
WDT Module Overview
14.1
The S1C17651 includes a watchdog timer module (WDT) that uses the OSC1 oscillator as its clock source. This
timer is used to detect CPU runaway.
The features of WDT are listed below.
10-bit up counter
Either reset or NMI can be generated if the counter overflows.
Figure 14.1.1 shows the WDT configuration.
NMI
Reset
10-bit counter
Interrupt
control circuit
Run/Stop control
NMI/reset mode select
WDTRUN[3:0]
WDTMD
Watchdog timer reset
WDTRST
Watchdog timer
RTC reset
32 kHz
F256
OSC1A
oscillator
OSC1A
divider
32 kHz
OSC1B
oscillator
OSC1B
divider
Theoretical
regulation
CLG & TR
OSC1SEL
SLEEP/NORMAL
1.1 WDT Configuration
Figure 14.
The WDT module generates an NMI or reset (selectable via software) to the CPU if not reset within 131,072/fOSC1
seconds (4 seconds when fOSC1 = 32.768 kHz).
Reset WDT via software within this cycle to prevent NMI/resets, which in turn enables runaway detection for pro-
grams that do not pass through the handler routine.
Operation Clock
14.2
The WDT module uses the 256 Hz clock output by the CLG module as the operation clock (normally, the WDT
module is clocked by the F256 clock (regulated 256 Hz clock) derived from the OSC1A divider). Therefore, the
OSC1 oscillator must be turned on before starting the WDT module. However, the clock is not supplied to the WDT
module in SLEEP mode even if the OSC1 oscillator is on. For detailed information on clock control, see the “Clock
Generator (CLG)” and “Theoretical Regulation (TR)” chapter.
Notes: The WDT module input clock frequency is 256 Hz only when the OSC1 clock frequency is
32.768 kHz. The frequency and time described in this chapter will vary accordingly for other
OSC1 clock frequencies.
The WDT module can also be operated with the OSC1B divider clock (about 256 Hz) even if
OSC1B is selected as the OSC1 clock source in the CLG.
The OSC1A divider is reset when the RTC starts running (when 1 is written to RTCRUN/RTC_
CTL register). This affects the count operations of the WDT module, as new 256 Hz cycle be-
gins from that point.
WDT Control
14.3
NMI/Reset Mode Selection
14.3.1
WDTMD/WDT_ST register is used to select whether an NMI signal or a reset signal is output when WDT has not
been reset within the NMI/reset generation cycle.
To generate an NMI, set WDTMD to 0 (default). Set to 1 to generate a reset.
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