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参数资料
型号： S1C17651B00E10M
元件分类： 微控制器/微处理器
英文描述： 16-BIT, FLASH, 2 MHz, RISC MICROCONTROLLER, PBGA
文件页数： 193/216页
文件大小： 1784K
代理商： S1C17651B00E10M
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10 I/O PORTS (P)
10-8
Seiko Epson Corporation
S1C17651 TECHNICAL MANUAL
P0IFy is reset by writing 1.
Notes: The P port module interrupt flag P0IFy must be reset in the interrupt handler routine after a
port interrupt has occurred to prevent recurring interrupts.
To prevent generating unnecessary interrupts, reset the relevant P0IFy before enabling in-
terrupts for the required port using P0IEy/P0_IMSK register.
P0 Port Chattering Filter Control Register (P0_CHAT)
Register name Address
Bit
Name
Function
Setting
Init. R/W
Remarks
P0 Port
Chattering
Filter Control
Register
(P0_CHAT)
0x5208
(8 bits)
D7
–
reserved
–
0 when being read.
D6–4 P0CF2[2:0] P0[7:4] chattering filter time select
P0CF2[2:0]
Filter time
0x0 R/W
0x7
0x6
0x5
0x4
0x3
0x2
0x1
0x0
16384/fPCLK
8192/fPCLK
4096/fPCLK
2048/fPCLK
1024/fPCLK
512/fPCLK
256/fPCLK
None
D3
–
reserved
–
0 when being read.
D2–0 P0CF1[2:0] P0[3:0] chattering filter time select
P0CF1[2:0]
Filter time
0x0 R/W
0x7
0x6
0x5
0x4
0x3
0x2
0x1
0x0
16384/fPCLK
8192/fPCLK
4096/fPCLK
2048/fPCLK
1024/fPCLK
512/fPCLK
256/fPCLK
None
Note: This register is available for the P0 ports.
D7
Reserved
D[6:4]
P0CF2[2:0]: P0[7:4] Chattering Filter Time Select Bits
Configures the chattering filter circuit for the P0[7:4] ports.
D3
Reserved
D[2:0]
P0CF1[2:0]: P0[3:0] Chattering Filter Time Select Bits
Configures the chattering filter circuit for the P0[3:0] ports.
The P0 ports include a chattering filter circuit for key entry that can be disabled or enabled with a check
time specified individually for the four P0[3:0] and P0[7:4] ports using P0CF1[2:0] and P0CF2[2:0],
respectively.
8.2 Chattering Filter Function Settings
Table 10.
P0CF1[2:0]/P0CF2[2:0]
Check time *
0x7
16384/fPCLK (8 ms)
0x6
8192/fPCLK (4 ms)
0x5
4096/fPCLK (2 ms)
0x4
2048/fPCLK (1 ms)
0x3
1024/fPCLK (512 s)
0x2
512/fPCLK (256 s)
0x1
256/fPCLK (128 s)
0x0
No check time (off)
(Default: 0x0,
* when PCLK = 2 MHz)
Notes: An unexpected interrupt may occur after SLEEP status is canceled if the slp instruction is
executed while the chattering filter function is enabled. The chattering filter must be disabled
before placing the CPU into SLEEP status.
The chattering filter check time refers to the maximum pulse width that can be filtered. Gen-
erating an input interrupt requires an input time of twice the check time.
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