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参数资料
| 型号： | S1R72803F00A100 |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 1 CHANNEL(S), 400M bps, SERIAL COMM CONTROLLER, PQFP100 |
| 封装： | 0.40 MM PITCH, PLASTIC, QFP20-184 |
| 文件页数： | 11/115页 |
| 文件大小： | 833K |
| 代理商： | S1R72803F00A100 |
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S1R72803F00A
104
EPSON
9.4.4 CPU Interface Timing
9.4.4.1 CPU Read Cycle
*1
tRDH is formulated according to the earliest signal change (Negate) among P_RD, P_CEx, P_A[23:0]
*
tCYC=40ns when bus clock is 25MHz in X2 mode.
* WC: Wait cycle signal
C1
CW (Wait cycle)
Cn (Last cycle)
P_BCLK
P_A [23:0]
P_CEX
P_RD_X
P_D[15:0]
P_P30
(Wait input)
tAD
tCE1
tRDD (Only C1)
tWTS
tRDS
tWTH
tRDW
tAD
tCE2
tRDD2
tACC1
tRDA1
tCFAC1
tRDH *1
Symbol
Specification
Min.
Max.
Unit
tAD
Address delay time
–
8
ns
tCE1
P_CEx delay time (1)
–
8
ns
tCE2
P_CEx delay time (2)
–
8
ns
tWTS
Wait set-up time
29
–
ns
tWTH
Wait hold time
0
–
ns
tRDD1
Read signal delay time (1)
–
8
ns
tRDS
Read data set-up time
24
–
ns
tRDH
Read data hold time
0
–
ns
tRDD2
Read signal delay time (2)
–
8
ns
tRDW
Read signal pulse width
tCYC(0.5+WC)–8
–
ns
tACC1
Read address access time (1)
–
tCYC(1+WC)–20
ns
tCEAC1
Chip enable access time (1)
–
tCYC(1+WC)–20
ns
tRDAC1
Read signal access time (1)
–
tCYC(0.5+WC)–20
ns
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